JPH10247656A - 不良印刷回路基板ユニットを具備する半導体パッケージ用印刷回路基板ストリップの再生方法及びこれを用いる半導体パッケージの製造方法 - Google Patents

不良印刷回路基板ユニットを具備する半導体パッケージ用印刷回路基板ストリップの再生方法及びこれを用いる半導体パッケージの製造方法

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JPH10247656A JP9304957A JP30495797A JPH10247656A JP H10247656 A JPH10247656 A JP H10247656A JP 9304957 A JP9304957 A JP 9304957A JP 30495797 A JP30495797 A JP 30495797A JP H10247656 A JPH10247656 A JP H10247656A
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Abstract

(57)【要約】 （修正有） 【課題】 半導体パッケージの製造時の収率向上及び生
産性向上と高価な資材の節減とを図ることが可能な不良
印刷回路基板ユニットを具備する半導体パッケージ用印
刷回路基板ストリップの再生方法及びこれを用いる半導
体パッケージの製造方法を提供することである。 【解決手段】 印刷回路基板ユニットが、複数で一列に
連続してなる半導体パッケージ用印刷回路基板ストリッ
プが、少なくとも一つ以上の不良印刷回路基板ユニット
に含まれる場合、前記不良印刷回路基板ユニット上のシ
ンギュレーションラインとベンディング防止用スロット
との間の領域又はシンギュレーションラインに、周縁部
が位置するカッティング孔を穿設し、更に予め用意した
前記カッティング孔の形態及び大きさと一致する正常印
刷回路基板ユニットを前記カッティング孔に挿支させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不良印刷回路基板
ユニットを具備する半導体パッケージ用印刷回路基板ス
トリップの再生方法及びこれを用いる半導体パッケージ
の製造方法に関するもので、より詳細には複数のユニッ
トでなる半導体パッケージ用印刷回路基板ストリップ中
に不良判定ユニットが存在する場合、これをカッティン
グして切取り、予め同一サイズに切取られた正常ユニッ
トを挿支することにより、印刷回路基板を再生し、且つ
半導体パッケージを製造する方法に関するものである。
【０００２】
【従来の技術】通常、印刷回路基板（Printed Circuit
Board ）は、半導体チップ等のような電子回路を装着す
るための回路板で、半導体チップ等の入／出力パッド
（Input/Output Pad ）と電気的に接続されるストリッ
プ形状の薄い配線導体（導電性トレース）を印刷、鍍金
及びエッチングする技術等により剛性（Rigid ）又は可
撓性（Flexible）の絶縁板上に形成させたプリント配線
板をいい、配線導体の構造によって片面、両面及び多層
印刷回路基板に分類される。このような印刷回路基板
は、樹脂絶縁板上に導電性金属薄膜を塗膜させた基板を
出発素材とし、エッチング等により、導電性トレースで
構成される回路パターンを形成させるエッチッドフォイ
ル（Etched Foil ）法、又は導電性トレースを形成させ
る樹脂絶縁板上の特定部分にのみ、選択的に導電性金属
薄膜を鍍金して、回路パターンを形成させるアッディテ
ィブ（Additive）法等により製造される。
【０００３】このような印刷回路基板は、配線の高密度
化及び高信頼性を期待し得るので、大単位の入／出力端
子数を有するＩＣ（Integrated Circuit）、ＬＳＩ（La
rgeScale Integrated Circuit）等の要求条件を満足さ
せることに適し、従って、最近ボールグリッドアレイパ
ッケージ（Ball Grid Array Package ）、ピングリッド
アレイパッケージ（Pin Grid Array Package）、及びチ
ップサイズパッケージ（Chip Size Package ）等の広範
囲に用いられている。
【０００４】印刷回路基板を用いる上記のような半導体
パッケージの基本構造は、同一であるので、典型的な型
としてボールグリッドアレイ半導体パッケージを選んで
説明すると、通常的に印刷回路基板の上面に一つ又はそ
れ以上の半導体チップが装着され、半導体チップの付着
された印刷回路基板の対向する面上に位置するソルダボ
ールのアレイにより、半導体チップのインプット及びア
ウトプット信号が伝達される構造の半導体パッケージで
あり、２００ピン以上の多ピンデバイス又は高集積化さ
れた大規模集積回路（ＶＬＳＩ）、及びマイクロプロセ
ッサ等の用途として脚光を浴びている。
【０００５】図１２は、通常のボールグリッドアレイ半
導体パッケージ１の一例を示す側断面図である。印刷回
路基板１１ａは、樹脂基板１８とその上下両面に形成さ
れる多数の導電性トレース１３とを含み、前記上下両面
の導電性トレース１３はビアホール１４を介して電気的
に接続される。印刷回路基板１１ａの上面に形成される
導電性トレース１３のフィンガー部を除く外郭部及び底
面に形成されるソルダボール４０の融着用ソルダボール
パッド部を除く全表面にソルダマスク１９を形成させる
こともできるが、ソルダマスクの形成は選択的である。
又、印刷回路基板１１ａの上面中央部の半導体チップの
実装領域１２には、半導体チップ３０の作動時に発生す
る熱を容易に放出させるための多数の放熱用貫通ホール
１２ａ（半導体チップ３０の接地又は出力用ビアホール
として機能する）を形成することもできるが、貫通ホー
ルの形成も選択的であり、制限されるものではない。前
記半導体チップの実装領域１２は、樹脂基板１８の露出
面のままで形成されるか、又は多様な形状の金属薄膜層
で形成されることもできる。
【０００６】通常的なボールグリッドアレイ半導体パッ
ケージ１は、上記のような印刷回路基板１１ａの上面中
央部の半導体チップ実装領域１２上に、半導体チップ３
０が銀充填エポキシ樹脂３３等のような熱伝導性に優れ
た接着剤により実装され（半導体チップ実装段階）、ま
た実装された半導体チップ３０の上面のボンドパッド
（図示せず）と印刷回路基板１１ａの上面の導電性トレ
ース１３とは、ボンディングワイヤ３１により電気的に
接続され（ワイヤボンディング段階）、更に前記半導体
チップ３０とボンディングワイヤ３１等を外部環境から
保護するための樹脂封止部３２がモールディング形成さ
れ（樹脂封止部モールディング段階）、更に又底面には
入出力端子としての多数のソルダボールが融着される
（ソルダボール融着段階）。従って、半導体チップ３０
の上のボンドパッド（図示せず）とソルダボール４０と
は電気的に接続される。図１２では印刷回路基板１１ａ
が１枚で構成される単純な例を示したが、単位面積当り
ソルダボール密度を増加させるために、このような印刷
回路基板１１ａを多数枚上下に積層させた形態で使用で
きる。
【０００７】半導体パッケージ１を製造するに使用され
る印刷回路基板１１ａは、図１３に示すように、通常的
に数枚の印刷回路基板ユニット１１が、同一平面上に一
列に連続したストリップ１０に基づいて形成され、その
結果ソルダボール４０の融着段階後に、各々のユニット
別にカッティングして、ユニット単位の半導体パッケー
ジ１に分離させる（シンギュレーション段階）。
【０００８】前記印刷回路基板ユニット１１の上面は、
中央部の半導体チップ実装領域１２と、及びその外郭周
辺に形成されるビアホール１４を有する多数の導電性ト
レース１３とからなる。導電性トレース１３の内側領域
（フィンガー部）は、半導体チップ上のボンドパッドと
のワイヤボンディングを容易にするために、金又は銀で
鍍金される。半導体チップ実装領域１２には、放熱用通
孔１２ａを形成させることもできるが、形成しなくても
良い。一方、図１３で細い点線は、樹脂封止部がモール
ディング形成される樹脂封止部モールディング領域１５
を示し、太い点線は樹脂封止部モールディング段階及び
ソルダボール融着段階後、シンギュレーション段階でカ
ッティングされるシンギュレーションライン１７を示
す。シンギュレーションライン１７の４つの角には、カ
ッティングを容易にするためのシンギュレーション補助
用通孔１７ａを形成させることが一般的である。又、印
刷回路基板ストリップ１０の両長辺には、長手方向に移
送ピン挿支用通孔１７ｂが形成されているので、ストリ
ップ１０の正確な工程ラインへの移送及び正確な作業位
置への固定を容易にし、かつ印刷回路基板ユニット１１
間にはベンディング防止用スロット１７ｃが形成されて
いるので、半導体チップ実装用接着樹脂の硬化、ワイヤ
ボンディング、及びモールディング時等の高温及び／又
は高圧処理環境下で印刷回路基板ストリップ１０が永久
的に湾曲変形されることを防止する。
【０００９】半導体パッケージ１の製造時、このような
印刷回路基板ストリップ１０を使用する理由は、半導体
パッケージの製造時の工程効率性を高めるためであり、
中間品の工程段階別に正確な位置への移送及び複数の印
刷回路基板ユニット１１に対する同時多発的作業を可能
にできるので、半導体パッケージの製造のための工程ラ
インにおいては、通常的にこのようなストリップ１０単
位で工程流れがなされる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体パッケージ１の製造方法においては、使用される
印刷回路基板ストリップ１０中に、超微細にパターン形
成された導電性トレース１３の短絡又は外観上の問題点
等により、“不良”の印刷回路基板ユニット１１′が含
まれている（現実的に、一つの印刷回路基板ストリップ
１０のうち、このように“不良”のユニット１１′が存
在する可能性は比較的高い）としても、“良好”の正常
ユニット１１に対しては、正常的な半導体パッケージの
製造工程を遂行して資材節減によるコストダウンを図る
必要があるが、しかし特定の“不良”表示のみをしてい
るばかりで、“不良”のユニット１１′に対しても正常
ユニット１１と同様に高価な半導体チップ実装又はワイ
ヤボンディング及び／又は樹脂封止部のモールディング
工程等が自動的に遂行される問題点があった。また、上
述のように“不良”の印刷回路基板ユニット１１′又は
製造工程中に“不良”が発生した中間品ユニットが、正
常ユニット１１又は中間品ユニットと同一に取扱われる
ので、資材及び工程上の浪費を招く要因となるだけでな
く、最終工程の完了後に“不良”の半導体パッケージを
選別して廃棄処分するしか方法がないから、その選別作
業が面倒である問題点があった。更に、これは、却って
半導体パッケージ１の製造時の収率及び生産性の低下を
招くことになる問題点があった。
【００１１】従って、本発明の第１目的は、複数のユニ
ットからなる半導体パッケージ用印刷回路基板ストリッ
プ中に不良ユニットが存在する場合、これを正常ユニッ
トで交替する半導体パッケージ用印刷回路基板ストリッ
プの再生方法を提供することで、資材節減及び工程効率
性の向上を図ることである。本発明の第２目的は、第１
目的による再生方法を用いる半導体パッケージの製造方
法を提供することにより、半導体パッケージの収率及び
生産性の向上を図ることである。
【００１２】
【課題を解決するための手段】上記本発明の第１及び第
２目的は、複数のユニットからなる半導体パッケージ用
印刷回路基板ストリップ中に“不良”と判定されたユニ
ットが存在する場合、これをカッティングして切取り、
予め同一サイズに切取られた正常ユニットを挿支するこ
とにより、非常に効率的で簡単に達成できる。即ち、本
発明は、樹脂基板と、前記樹脂基板の上下両面のうち少
なくとも上面に形成されている多数の導電性トレース
と、前記樹脂基板の上面の多数の導電性トレースの一端
により限定される中央部の半導体チップ実装領域とを有
する印刷回路基板ユニットの複数が一列に連続してなる
印刷回路基板ストリップのユニットをそれぞれ検査する
印刷回路基板の検査段階と、前記印刷回路基板の検査段
階で“不良”と判定された印刷回路基板ユニットが存在
する場合、半導体パッケージの完成後にシンギュレーシ
ョン（singulation ）されるシンギュレーションライン
上又はその外側に位置するカッティングラインに沿っ
て、不良印刷回路基板の切取り部を除去して前記不良ユ
ニットにカッティング孔を穿設する不良印刷回路基板の
切取り段階と、及び前記カッティング孔に、この孔と一
致する形状及び大きさで予め用意した正常印刷回路基板
の切取り部を挿支させる正常印刷回路基板の挿支段階と
からなることを特徴とする。
【００１３】また、樹脂基板と、前記樹脂基板の上下両
面のうち少なくとも上面に形成されている多数の導電性
トレースと、前記樹脂基板の上面の多数の導電性トレー
スの一端により限定される中央部の半導体チップ実装領
域とを有する印刷回路基板ユニットが複数で一列に連続
してなる印刷回路基板ストリップのユニットをそれぞれ
検査する印刷回路基板検査段階と、“不良”と判定され
た印刷回路基板ユニットが存在する場合、半導体パッケ
ージの完成後に、シンギュレーションされるシンギュレ
ーションライン上又はその外側に位置するカッティング
ラインに沿って、カッティングして、除去する不良印刷
回路基板切取り段階と、前記カッティング孔に、この孔
と一致する形状及び大きさの予め用意した正常印刷回路
基板切取り部を挿支させる正常印刷回路基板挿支段階
と、前記各ユニット上の前記半導体チップの実装領域上
に、導体チップを接着させる半導体チップ実装段階と、
前記半導体チップと前記導電性トレースとをワイヤでボ
ンディングして電気的に接続させるワイヤボンディング
段階と、前記半導体チップと前記ボンディングワイヤを
外部環境から保護するための樹脂封止部のモールディン
グ段階と、及び前記印刷回路基板ストリップを各ユニッ
ト別にシンギュレーションラインに沿って、カッティン
グするシンギュレーション段階とからなることを特徴と
する。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
をより詳細に説明する。図１は、正常的な印刷回路基板
ユニット１１間に、不良印刷回路基板ユニット１１′が
存在する半導体パッケージ用印刷回路基板ストリップ１
０（通常、４〜８個の印刷回路基板ユニット１１が一列
に連続している）の平面図で、前記不良印刷回路基板ユ
ニット１１′上のシンギュレーションライン１７とベン
ディング防止用スロット１７ｃとの間の領域、又はシン
ギュレーションライン１７に周縁部が位置するカッティ
ング孔の形成のためのカッティングライン１６の一例を
示す。
【００１５】図１に示す印刷回路基板ストリップ１０の
正常印刷回路基板ユニット１１の構造は、図１３を参照
して先に説明したものと同様であるので、それに関する
説明は重複するので、省略する。本発明の全体的な再生
方法については、図３Ａ及び図３Ｂを参照する記載部で
後述するが、先ず図１について説明すると、最終的に完
成された半導体パッケージ用印刷回路基板ストリップ１
０をなす個々の印刷回路基板ユニット１１に、超微細に
パターン形成された導電性トレース１３の短絡又は外観
上の不良等を検査し（印刷回路基板検査段階）、検査結
果で、“不良”と判定されたユニット１１′にはシンギ
ュレーションライン１７とベンディング防止用スロット
１７ｃとの間の領域又はシンギュレーションライン１７
に位置するカッティングライン１６（仮想的ラインであ
る）に沿って、カッティング孔（図３Ａの図面符号１
６′を参照）を形成させる（不良印刷回路基板の切取り
段階）。
【００１６】仮想線で表示したカッティングライン１６
は、シンギュレーションライン１７とベンディング防止
用スロット１７ｃとの間の領域に位置する限り、その全
体的な形状は正方形、長方形、六角形、八角形、及び円
形等何れの形状にしても構わないが（通常、シンギュレ
ーションライン１７の形状は長方形である）、シンギュ
レーション補助用通孔１７ａが、カッティングライン１
６により限定される領域内に含まれるようにすること
が、後にシンギュレーション作業を円滑に遂行すること
ができるので、好ましい。
【００１７】又、前記カッティングライン１６には、少
なくとも一つ以上のキー（Key ）部１６ａ又は歯（Gea
r）部を形成させることが好ましく、これらの形成によ
り、前記カッティングラインと一致する面積及び形状を
有する正常印刷回路基板切取り部（図３Ｂの図面符号１
１ｂを参照）の挿支固定時、前記キー部１６ａ等により
挟支力が強化されるとともに、この挟支力により前記カ
ッティング孔の内周縁長さが増加するので、前記正常印
刷回路基板切取り部の周縁部との接触面積が増大して、
その結果より確かに固定、及び維持できる。
【００１８】図１に示す一例では、カッティングライン
１６の全体的な形状を正方形とし、相互対向辺にそれぞ
れ二つずつの長方形キー部１６ａを対称に形成させた場
合を例示しているが、このようなキー部１６ａの形成
数、その形態（三角形、四角形又は円形等）、形成位置
等は本発明においては、任意であり制限されるものでは
ない。検査結果、“不良”と判定された印刷回路基板ユ
ニット１１′に対しては、このようなカッティングライ
ン１６により、限定される領域をカッティングすること
により、切取って不良印刷回路基板切取り部１１ｂ′を
取出す。従って、“不良”と判定された印刷回路基板ユ
ニット１１′にはカッティング孔１６′（図３Ａ参照）
が残ることになる。
【００１９】図２Ａ及び図２Ｂは、不良印刷回路基板ユ
ニット１１′に対する他のカッティング形態を示す例示
図で、その基本的な事項は図１の場合と同一で、キー部
１６ａの形成数及び形成位置においてのみ少しの相違点
があるだけであるので、その相違点についてのみ説明す
る。図２Ａの場合においては、カッティングライン１６
の相互対向辺の一辺には、その中央に一つのキー部１６
ａを形成させ、他の対向辺には二つを非対称に形成さ
せ、図２Ｂの場合においてはカッティングライン１６の
一辺にだけ一つのキー部１６ａを形成させる。このよう
な二通りの場合は、全て不良印刷回路基板切取り段階
後、その切取り部（カッティング孔：図３Ａの図面符号
１６′）と一致する面積及び形状を有する正常印刷回路
基板切取り部（図３ｂの図面符号１１ｂ参照）の挿支固
定時に、その前後、左右及び側面が互いに逆さまになら
ないようにする効果をさらに奏する。
【００２０】図３Ａは、印刷回路基板ストリップ１０中
の不良印刷回路基板ユニット１１′の大部分の領域を、
図２Ｂのカッティング形態に除去した状態を平面図で、
不良印刷回路基板切取り部１１ｂ′が除去され、その結
果これと一致するカッティング孔１６′が形成されるこ
とを示す。このような不良印刷回路基板の切取り段階で
のカッティングは多様な種類のカッターを用いて行える
が、シンギュレーション作業に使用されるものと同一装
置を用いることが、経済的な側面で好ましい。図３Ｂ
は、図３Ａの印刷回路基板ストリップ１０から不良印刷
回路基板ユニット１１′の大部分が除去されて形成され
たカッティング孔１６′に、このカッティング孔と一致
する形状及び大きさの予め用意した正常印刷回路基板切
取り部１１ｂを挿支させ（正常印刷回路基板挿支段
階）、本発明による印刷回路基板ストリップ１０の再生
方法を示す説明図である。
【００２１】本発明の半導体パッケージ用印刷回路基板
１０の再生方法は、先に説明した印刷回路基板検査段階
及び不良印刷回路基板切取り段階と、以下に説明するよ
うな正常印刷回路基板挿支段階とから構成される。本発
明の説明で使用される“カッティング孔１６′の形状及
び大きさと一致する正常印刷回路基板切取り部１１ｂ”
という語句は、前記カッティング孔１６′内に正常印刷
回路基板切取り部１１ｂを挿支する時に、この切取り部
１１ｂに微細に形成された導電性トレース等が、過度な
挿支力により損傷されるか又は以後の“半導体チップ実
装段階”、“ワイヤボンディング段階“、及び”モール
ディング段階“等の半導体パッケージ１の製造工程中に
交替された前記切取り部１１ｂが印刷回路基板ストリッ
プ１０から全部又は部分的に離脱されなく、且つ円滑に
処理されて正常的な半導体パッケージ１に製造できる程
度の形状及び大きさを有するものを意味する。
【００２２】前記カッティング孔１６′に、このカッテ
ィング孔と一致する形状及び大きさの予め用意した正常
印刷回路基板切取り部１１ｂを挿支する時に、この切取
り部１１ｂは一旦挿支された後には、過度な力を受けな
い限り、簡単に離脱されない。その理由は、カッティン
グ孔１６′の内周縁部と前記切取り部１１ｂのカッティ
ングされた側面を構成するソルダマスク、導電性トレー
ス、及び樹脂基板等（図１２参照）のカッティング面が
平滑でなく、バー（Burr）が形成されているためであ
る。従って、前記カッティング孔１６′に正常印刷回路
基板切取り部１１ｂを挿支して、再生させた印刷回路基
板ストリップ１０を使用して、半導体パッケージ１の製
造工程を遂行しても工程が円滑に進行できる。
【００２３】図４乃至図１１は、本発明による印刷回路
基板ストリップ１０の再生方法（下記段階１〜３で構
成）を用いる半導体パッケージ１の製造方法を示す逐次
説明図で、本発明による半導体パッケージ１の製造方法
は次のような逐次段階で構成されるが、この構成に関し
ては図５及び図６を共に参照する。
【００２４】段階１（印刷回路基板検査段階）：図６に
示すような最終完成された半導体パッケージ用印刷回路
基板ストリップ１０をなす４〜８個の印刷回路基板ユニ
ット１１のそれぞれに、超微細にパターン形成された導
電性トレース１３、及びビアホール１４等の短絡又は外
観上の不良等を検査する段階（図４）。
【００２５】段階２（不良印刷回路基板切取り段階）：
前記検査段階で“不良”と判定されたユニット１１′が
存在する場合、シンギュレーションライン１７とベンデ
ィング防止用スロット１７ｃとの間の領域又はシンギュ
レーションライン１７に位置するカッティングライン１
６（仮想的ラインである）に沿って、不良印刷回路基板
切取り部１１ｂ′を除去して、前記不良ユニット１１′
にカッティング孔１６′を形成させる段階（図５）。
【００２６】段階３（正常印刷回路基板挿支段階）：不
良印刷回路基板切取り部１１ｂ′を除去して形成させた
カッティング孔１６′に、このカッティング孔と一致す
る形状及び大きさの予め用意した正常印刷回路基板切取
り部１１ｂを挿支させる段階（図６）。
【００２７】段階４（半導体チップ実装段階）：各々の
印刷回路基板ユニット１１及び挿支された正常印刷回路
基板切取り部１１ｂの上面中央部の半導体チップ実装領
域１２上に、半導体チップ３０を銀充填エポキシ樹脂３
３等のような熱伝導性に優れた接着剤で接着させる段階
（図７）。
【００２８】段階５（ワイヤボンディング段階）：実装
された半導体チップ３０の入／出力パッド（図示せず）
と、回路パターンを形成する導電性トレース１３とをボ
ンディングワイヤ３１でボンディングして、電気的に接
続させる段階（図８）。
【００２９】段階６（樹脂封止部モールディング段
階）：半導体チップ３０とボンディングワイヤ３１等を
外部環境から保護するために、樹脂封止部モールディン
グ領域（図１の１５参照）にエポキシ系モールディング
コンパウンドを用いて、樹脂封止部３２をモールディン
グ形成させる段階（図９）。
【００３０】段階７（ソルダボール融着段階）：印刷回
路基板ストリップ１０をなす各々の印刷回路基板ユニッ
ト１１及び挿支された正常印刷回路基板切取り部１１ｂ
の底面に、入出力端子として多数のソルダボールを融着
させる選択的段階（図１０）。
【００３１】段階８（シンギュレーション段階）：半導
体パッケージ用印刷回路基板ストリップ１０を各々のユ
ニット別にシンギュレーション補助用通孔１７ａを経由
するシンギュレーションライン１７に沿って、カッティ
ングしてユニット半導体パッケージ１にシンギュレーシ
ョンさせる段階（図１１）。
【００３２】本発明による再生方法を用いる半導体パッ
ケージ１の製造方法において、製造される半導体パッケ
ージ１が、ボールグリッドアレイ型半導体パッケージで
ある場合には、上記の８段階が適用されるが、ピングリ
ッドアレイ型半導体パッケージである場合には、上記の
段階７のソルダボール融着段階は省略することもでき
る。
【００３３】又、上記の本発明による半導体パッケージ
１の製造方法において、段階４の半導体チップ実装段階
後に、印刷回路基板ユニット１１上の半導体チップ３０
実装状態を検査して、“不良”と判定された印刷回路基
板ユニット１１′を除去する段階２の不良印刷回路基板
切取り段階を再び遂行した後、半導体チップ３０が実装
された状態の良好な印刷回路基板ユニット１１で交替す
る段階３の正常印刷回路基板挿支段階を遂行することも
できるが、これは選択的な方法である。
【００３４】さらに、段階５のワイヤボンディング段階
後に印刷回路基板ユニット１１上のワイヤボンディング
状態を検査して“不良”と判定された印刷回路基板ユニ
ット１１′が存在する場合、これを除去する段階２の不
良印刷回路基板切取り段階を再び遂行した後、半導体チ
ップ３０が実装されボンディングワイヤ３１が、ボンデ
ィングされた状態の良好な印刷回路基板ユニット１１で
交替する段階３の正常印刷回路基板挿支段階を遂行する
こともできるが、これも選択的な方法である。
【００３５】以上、本発明をボールグリッドアレイ半導
体パッケージ用印刷回路基板ストリップに関して主とし
て説明したが、本発明はこれに限定されるものではな
く、例えばピングリッドアレイ半導体パッケージ用印刷
回路基板ストリップ又はチップスケール半導体パッケー
ジ用印刷回路基板ストリップ等に対しても適用でき、当
業者においては本発明の思想及び領域から逸脱すること
をしなくても、本発明の多様な変形又は修正等が可能で
ある。
【００３６】
【発明の効果】上述したように、本発明の半導体パッケ
ージ用印刷回路基板ストリップの再生方法及びこれを用
いる半導体パッケージの製造方法は、印刷回路基板スト
リップのうち、“不良”と判定された印刷回路基板ユニ
ットを効率的で簡単に正常印刷回路基板ユニットで交替
することが可能なので、半導体パッケージの製造時の収
率向上及び生産性向上を図ることができるとともに、高
価な資材の節減をなすことができる。
【図面の簡単な説明】
【図１】不良印刷回路基板ユニットが包含された半導体
パッケージ用印刷回路基板ストリップにおいて、不良印
刷回路基板ユニットのカッティング形態を示す例示図で
ある。
【図２】Ａ、Ｂは不良印刷回路基板ユニットの他のカッ
ティング形態を示す例示図である。
【図３】Ａは印刷回路基板ストリップ中の不良印刷回路
基板ユニットを、図２Ｂのカッティング形態に除去した
状態を示す平面図である。Ｂは図３Ａの印刷回路基板ス
トリップから、不良印刷回路基板ユニットが除去された
位置に正常印刷回路基板ユニットを挿支させる本発明に
よる印刷回路基板ストリップの再生方法を示す説明図で
ある。
【図４】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図５】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図６】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図７】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図８】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図９】本発明による印刷回路基板ストリップの再生方
法を用いる半導体パッケージの製造工程を示す逐次説明
図である。
【図１０】本発明による印刷回路基板ストリップの再生
方法を用いる半導体パッケージの製造工程を示す逐次説
明図である。
【図１１】本発明による印刷回路基板ストリップの再生
方法を用いる半導体パッケージの製造工程を示す逐次説
明図である。
【図１２】印刷回路基板ユニットを用いる通常の半導体
パッケージを示す側断面図である。
【図１３】不良印刷回路基板ユニットを具備する半導体
パッケージ用印刷回路基板ストリップの平面図である。
【符号の説明】
１ 通常の半導体パッケージ １０ 印刷回路基板ストリップ １１ 正常印刷回路基板ユニット １１′ 不良印刷回路基板ユニット １１ａ 印刷回路基板 １１ｂ 正常印刷回路基板切取り部 １１ｂ′ 不良印刷回路基板切取り部 １２ 半導体チップ実装領域 １２ａ 放熱用貫通ホール １３ 導電性トレース １４ ビアホール １５ 樹脂封止部モールディング領域 １６ カッティングライン １６ａ キー部 １６′ カッティング孔 １７ シンギュレーションライン １７ａ シンギュレーション補助用通孔 １７ｂ 移送ピン挿支用通孔 １７ｃ ベンディング防止用スロット １８ 樹脂基板 １９ ソルダマスク

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 樹脂基板と、前記樹脂基板の上下両面の
    うち少なくとも上面に形成されている多数の導電性トレ
    ースと、前記樹脂基板の上面の多数の導電性トレースの
    一端により限定される中央部の半導体チップ実装領域と
    を有する印刷回路基板ユニットの複数が一列に連続して
    なる印刷回路基板ストリップのユニットをそれぞれ検査
    する印刷回路基板の検査段階と、 前記印刷回路基板の検査段階で“不良”と判定された印
    刷回路基板ユニットが存在する場合、半導体パッケージ
    の完成後にシンギュレーション（singulation）される
    シンギュレーションライン上又はその外側に位置するカ
    ッティングラインに沿って、不良印刷回路基板の切取り
    部を除去して前記不良ユニットにカッティング孔を穿設
    する不良印刷回路基板の切取り段階と、及び前記カッテ
    ィング孔に、この孔と一致する形状及び大きさで予め用
    意した正常印刷回路基板の切取り部を挿支させる正常印
    刷回路基板の挿支段階とからなることを特徴とする不良
    印刷回路基板ユニットを具備する半導体パッケージ用印
    刷回路基板ストリップの再生方法。
  2. 【請求項２】 前記導電性トレースが前記樹脂基板の上
    下の両面に形成され、前記樹脂基板の上下の両面の前記
    導電性トレースが、ビアホールにより電気的に接続され
    ることを特徴とする請求項１記載の不良印刷回路基板ユ
    ニットを具備する半導体パッケージ用印刷回路基板スト
    リップの再生方法。
  3. 【請求項３】 不良印刷回路基板の切取り段階での前記
    カッティング孔の全体的な形状が、正方形、長方形、六
    角形、八角形及び円形からなる群から選択されるいずれ
    か一つの形状にカッティングされることを特徴とする請
    求項１記載の不良印刷回路基板ユニットを具備する半導
    体パッケージ用印刷回路基板ストリップの再生方法。
  4. 【請求項４】 不良印刷回路基板の切取り段階におい
    て、前記カッティング孔の内周縁に少なくとも一つ以上
    の四角形、三角形又は半円形の挟支力強化用キー部が形
    成されることを特徴とする請求項１記載の不良印刷回路
    基板ユニットを具備する半導体パッケージ用印刷回路基
    板ストリップの再生方法。
  5. 【請求項５】 正常印刷回路基板の挿支段階において、
    正常印刷回路基板切取り部の挿支時、その前後左右側面
    が逆さまにならないように、不良印刷回路基板の切取り
    段階での前記少なくとも一つ以上のキー部が奇数で非対
    称に形成されることを特徴とする請求項４記載の不良印
    刷回路基板ユニットを具備する半導体パッケージ用印刷
    回路基板ストリップの再生方法。
  6. 【請求項６】 樹脂基板と、前記樹脂基板の上下両面の
    うち少なくとも上面に形成されている多数の導電性トレ
    ースと、前記樹脂基板の上面の多数の導電性トレースの
    一端により限定される中央部の半導体チップ実装領域と
    を有する印刷回路基板ユニットが複数で一列に連続して
    なる印刷回路基板ストリップのユニットをそれぞれ検査
    する印刷回路基板検査段階と、 “不良”と判定された印刷回路基板ユニットが存在する
    場合、半導体パッケージの完成後に、シンギュレーショ
    ンされるシンギュレーションライン上又はその外側に位
    置するカッティングラインに沿って、カッティングし
    て、除去する不良印刷回路基板切取り段階と、 前記カッティング孔に、この孔と一致する形状及び大き
    さの予め用意した正常印刷回路基板切取り部を挿支させ
    る正常印刷回路基板挿支段階と、 前記各ユニット上の前記半導体チップの実装領域上に、
    導体チップを接着させる半導体チップ実装段階と、 前記半導体チップと前記導電性トレースとをワイヤでボ
    ンディングして電気的に接続させるワイヤボンディング
    段階と、 前記半導体チップと前記ボンディングワイヤを外部環境
    から保護するための樹脂封止部のモールディング段階
    と、及び前記印刷回路基板ストリップを各ユニット別に
    シンギュレーションラインに沿って、カッティングする
    シンギュレーション段階とからなることを特徴とする印
    刷用回路基板ストリップを用いる半導体パッケージの製
    造方法。
  7. 【請求項７】 樹脂封止部のモールディング段階とシン
    ギュレーション段階との間に、前記印刷回路基板ユニッ
    トの底面に入出力端子として、多数のソルダボールを融
    着させるソルダボール融着段階をさらに含むことを特徴
    とする請求項６記載の印刷用回路基板ストリップを用い
    る半導体パッケージの製造方法。
  8. 【請求項８】 不良印刷回路基板切取り段階において、
    前記カッティング孔の全体的な形状が正方形、長方形、
    六角形、八角形及び円形からなる群から選択されるいず
    れか一つの形状にカッティングされることを特徴とする
    請求項６記載の印刷用回路基板ストリップを用いる半導
    体パッケージの製造方法。
  9. 【請求項９】 不良印刷回路基板の切取り段階におい
    て、前記カッティング孔の内周縁に少なくとも一つ以上
    の四角形、三角形又は半円形の挟支力強化用キー部が形
    成されることを特徴とする請求項６記載の印刷用回路基
    板ストリップを用いる半導体パッケージの製造方法。
  10. 【請求項１０】 正常印刷回路基板の挿支段階におい
    て、正常印刷回路基板切取り部の挿支時に、その前後、
    左右及び側面が逆さまにならないように、不良印刷回路
    基板の切取り段階での前記少なくとも一つ以上のキー部
    が奇数で非対称に形成されることを特徴とする請求項６
    記載の印刷用回路基板ストリップを用いる半導体パッケ
    ージの製造方法。
JP9304957A 1996-10-19 1997-10-20 不良印刷回路基板ユニットを具備する半導体パッケージ用印刷回路基板ストリップの再生方法及びこれを用いる半導体パッケージの製造方法 Expired - Fee Related JP2860651B2 (ja)

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