KR100386209B1 - 볼 그리드 어레이 패키지용 반도체 기판 - Google Patents

Abstract

본 발명은 볼 그리드 어레이(BGA) 패키지용 반도체 기판에 관한 것으로, 싱귤레이션 컷팅 라인을 기준으로 안쪽과 바깥쪽을 연장하여 실제 패턴과 함께 소정 간격의 더미 패턴이 추가된 것을 특징으로 한다.

이러한 본 발명은 BGA 패키징 프로세스 중 몰드 및 싱귤레이션 공정에서 반도체 기판의 두께 편차에 의하여 발생하는 솔더 레지스트 크랙을 방지하며, 솔더 레지스트 크랙의 진행성으로 나타나는 코퍼 패턴 크랙을 방지함으로써 디바이스 기능 이상이 감소되는 이점이 있다.

Description

볼 그리드 어레이 패키지용 반도체 기판{SEMICONDUCTOR SUBSTRATE FOR A BALL GRID ARRAY PACKAGE}

본 발명은 볼 그리드 어레이(Ball Grid Array; BGA) 패키지용 반도체 기판에 관한 것으로, 더욱 상세하게는 싱귤레이션 컷팅 라인을 기준으로 안쪽과 바깥쪽을 연장하여 실제 패턴과 함께 소정 간격의 더미 패턴(Dummy Pattern)을 추가하여 반도체 기판의 두께 편차에 의하여 발생하는 솔더 레지스트 크랙을 방지하는 BGA 패키지용 반도체 기판에 관한 것이다.

반도체 패키징 기술의 하나인 BGA 패키지에 사용되는 반도체 기판의 구조는 도 1에 나타낸 바와 같이, 솔더 레지스트 레이어(Solder resist layer; 11), 코퍼 패턴 레이어(Copper pattern layer; 12), 코어 매티리얼 레이어(Core material layer; 13)로 구성된다.

이 중에서 솔더 레지스트 레이어(11)는 특히 취성이 강하여 약간의 기계적 압력(Mechanical stress)에 의해서도 크랙(Crack)이 유발되며, 이러한 크랙은 패키징 완료 후에 PCB 보드 마운트 등의 열충격을 받거나 기계적 충격을 받게 되면 코퍼 패턴 레이어(12)의 크랙으로 발전되어 디바이스의 기능 문제를 야기하게 된다.

이러한 이유에서 BGA 패키징 프로세스에서 솔더 레이지트 크랙은 중요 결함으로 분리되어 관리되고 있다.

일반적인 BGA 패키징 프로세스의 공정 흐름은 도 2에 나타낸 바와 같이, 웨이퍼 마운트 공정(S21), 웨이퍼 절단 공정(S22), 다이 어태치 공정(S23), 와이어 본드 공정(S24), 몰드(Mold) 공정(S25), 마킹 공정(S26), 볼 마운트 공정(S27), 클리닝 공정(S28), 싱귤레이션(Singulation) 공정(S29)으로 이루어진다.

이 중에서 솔더 레이지트 크랙의 주요 발생 요인은 클램핑 툴(Clamping Tool)을 이용하여 작업을 진행하는 몰드와 싱귤레이션 공정에서 기인된다. 몰드 공정은 칩과 내부의 와이어 등을 보호하기 위하여 몰드 컴파운드(Mold compound)라는 열결화성 수지를 주입하여 패키지 바디를 성형하여 주는 공정이며, 싱귤레이션 공정은 스트립 상태로 패키징이 완료된 자재를 클램핑 툴, 다이, 펀치를 이용하여 개별화시켜주는 공정이다.

도 3은 일반적인 반도체 기판의 패턴 설계도로서, 전기적 도통을 위한 실제 패턴(Actual pattern; 12)만이 배치되어 있음을 알 수 있다.

그런데, 실제 패턴(12)만이 배치된 일반적인 반도체 기판은 디바이스의 특성에 따라 패턴이 집중되므로 패턴이 집중된 부분과 패턴이 없는 부분간에는 기판 두께에 있어서 차이를 갖는다. 따라서 몰드 및 싱귤레이션 공정에서 작업 진행시 클랭핑 툴의 기계적 압력이 두께가 두꺼운 부분으로 집중되어 솔더 레지스트 크랙이 발생되며, 이는 전술한 바와 같이 코퍼 패턴 크랙으로 발전할 수 있다.

이와 같은 솔더 레지스트 크랙의 발생을 방지하기 위한 방안으로서 반도체 기판의 더미 패턴 설계 기술이 제안되었다.

도 4는 종래 기술에 따른 BGA 패키지용 반도체 기판의 패턴 설계도로서, 실제 패턴(12)과 함께 일정한 간격의 더미 패턴(Dummy pattern; 61)이 추가되며, 더미 패턴(61)은 싱귤레이션 컷팅 라인(51)을 기준으로 바깥쪽에만 배치된다.

이와 같은 더미 패턴(61)을 갖는 BGA 패키지용 반도체 기판은 싱귤레이션 컷팅 라인(51)의 안쪽과 바깥쪽을 모두 클램핑하는 몰드 공정에서 기계적스트레스(stress) 분산 효과가 나타나 솔더 레지스트 크랙을 방지한다.

그러나, 싱귤레이션 컷팅 라인의 안쪽을 클램핑하는 싱귤레이션 공정에서는 도 5에 나타낸 바와 같이 기계적 압력(도면에서 "화살표"로 상징함)이 균일하게 분포되지 않아 여전히 솔더 레지스트 크랙이 발생되며, 이는 코퍼 패턴 크랙으로 발전되어 디바이스의 기능 문제를 야기하는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 그 목적하는 바는 반도체 기판의 두께 편차에 의하여 BGA 패키지 프로세서 중 몰드와 싱귤레이션 공정에 통한 솔더 레지스트 크랙을 방지하는 데 그 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명은, BGA 패키지용 반도체 기판에 있어서, 싱귤레이션 컷팅 라인을 기준으로 안쪽과 바깥쪽을 연장하여 실제 패턴과 함께 소정 간격의 더미 패턴이 추가된 것을 특징으로 한다.

도 1은 일반적인 볼 그리드 어레이(BGA) 패키지용 반도체 기판의 종단면도,

도 2는 일반적인 BGA 패키징 프로세스의 공정 흐름도,

도 3은 일반적인 반도체 기판의 패턴 설계도,

도 4는 종래 기술에 따른 BGA 패키지용 반도체 기판의 패턴 설계도,

도 5는 도 4에 도시된 반도체 기판의 싱귤레이션 공정에서 물리적 압력 분포도,

도 6은 본 발명에 따른 BGA 패키지용 반도체 기판의 패턴 설계도,

도 7은 도 6에 도시된 반도체 기판의 싱귤레이션 공정에서 물리적 압력 분포도이다.

<도면의 주요 부분에 대한 부호의 설명>

12 : 실제 패턴 51 : 싱귤레이션 컷팅 라인

100 : 더미 패턴(Dummy Pattern) 101 : 바깥쪽 더미 패턴

102 : 안쪽 더미 패턴

본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.

도 6은 본 발명에 따른 BGA 패키지용 반도체 기판의 패턴 설계도로서, 도 4에 도시된 종래의 패턴 설계와 동일한 구성 요소에 대해서는 동일한 참조부호를 명기하였다.

본 발명에 따른 BGA 패키지용 반도체 기판은, 실제 패턴(12)과 함께 일정한간격의 더미 패턴(100)이 추가되며, 더미 패턴(100)은 싱귤레이션 컷팅 라인(51)을 기준으로 안쪽과 바깥쪽을 연장하여 배치되어 기판 두께를 균일하게 한다.

더미 패턴(100)은 두 개 이상의 실제 패턴(12)과 접촉되지 않으며, 싱귤레이션 컷팅 라인(51)의 바깥쪽 더미 패턴(101) 폭은 실제 패턴(12) 폭의 2배 이상으로 설계하여 몰드 탑(Mold Top), 보텀 다이(Bottom Die)의 클램핑 압력을 지지할 수 있도록 한다.

싱귤레이션 컷팅 라인(51)의 안쪽 더미 패턴(102) 폭은 실제 패턴(12) 폭보다 같거나 좁게 설계하여 싱귤레이션 펀치(Punch)로 컷팅시 버르(Burr)에 의한 패턴간의 숏트(Short)를 방지한다.

싱귤레이션 툴에서 기판을 클램핑하여 주는 스트리퍼(Stripper) 폭을 D라 할 때에 더미 패턴(100)의 길이는 싱귤레이션 컷팅 라인(51)을 기준으로 패키지 안쪽으로 D 이상 인입하여 배치되도록 설계한다. 통상 스트리퍼(Stripper)는 폭을 0.3∼0.4㎜로 설계하기 때문에 더미 패턴 삽입에 의한 기계적 압력 분산의 효과를 얻기 위해서는 더미 패턴(100)이 적어도 0.4㎜ 이상으로 싱귤레이션 컷팅 라인(51)의 안쪽까지 배치되어야 한다.

실제 패턴(12)으로 인하여 싱귤레이션 컷팅 라인(51)의 안쪽으로 0.4㎜ 이상의 공간이 없는 경우는 더미 패턴(100)을 실제 패턴(12)과 연결되도록 배치하여 싱귤레이션 컷팅시에 패턴이 뽑히는 것을 방지한다.

이와 같은 설계 방식에 의한 반도체 기판은 솔더 레지스트의 두께가 균일해 짐에 따라 반도체 기판의 두께 편차가 최소화되며, 이로서 도 7에 나타낸 바와 같이 싱귤레이션 컷팅 라인의 안쪽을 클램핑하는 싱귤레이션 공정에서 기계적 압력(도면에서 "화살표"로 상징함)이 균일하게 분산되어 솔더 레지스트 크랙이 발생되지 않는다.

전술한 바와 같이 본 발명은 BGA 패키징 프로세스 중 몰드 및 싱귤레이션 공정에서 반도체 기판의 두께 편차에 의하여 발생하는 솔더 레지스트 크랙을 방지하며, 솔더 레지스트 크랙의 진행성으로 나타나는 코퍼 패턴 크랙을 방지함으로써 디바이스 기능 이상이 감소된다.

아울러, 패키징 프로세서 중 몰드 공정에서 더 높은 압력으로 기판을 클램핑 할 수 있어 몰드 컴파운드 수지가 기판 표면으로 누출되는 문제를 해결할 수 있으며, 패키징 프로세스 중 싱귤레이션 공정에서 더 높은 압력으로 기판을 클램핑할 수 있어 컷팅 단면의 품질이 향상되는 효과가 있다.

Claims (6)

1. 볼 그리드 어레이(BGA) 패키지용 반도체 기판에 있어서:

   싱귤레이션 컷팅 라인을 기준으로 안쪽과 바깥쪽을 연장하여 실제 패턴과 함께 소정 간격의 더미 패턴이 추가된 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.
2. 제 1 항에 있어서,

   상기 실제 패턴과 더미 패턴은 동일한 간격으로 배치된 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.
3. 제 1 항에 있어서,

   상기 싱귤레이션 컷팅 라인의 바깥쪽 더미 패턴 폭은 상기 실제 패턴 폭의 2배 이상인 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.
4. 제 1 항에 있어서,

   상기 싱귤레이션 컷팅 라인의 안쪽 더미 패턴 폭은 상기 실제 패턴 폭보다 같거나 좁은 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.
5. 제 1 항에 있어서,

   상기 더미 패턴은 상기 싱귤레이션 컷팅 라인을 기준으로 싱귤레이션 공정에 이용되는 스트리퍼(Stripper)의 폭 이상으로 인입하여 배치된 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.
6. 제 5 항에 있어서,

   상기 실제 패턴으로 인하여 상기 싱귤레이션 컷팅 라인의 안쪽으로 상기 스트리퍼 폭 이상의 공간이 없는 경우는 상기 더미 패턴이 실제 패턴과 연결되도록 배치하는 것을 특징으로 한 볼 그리드 어레이 패키지용 반도체 기판.