KR20020008243A - 반도체패키지용 회로기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체패키지용 회로기판 및 그 제조 방법에 관한 것으로, 회로기판의 싱귤레이션(Singulation)시 회로패턴간의 쇼트 현상을 제거하기 위해, 대략 판상의 수지층과; 상기 수지층의 일면 또는 양면에 본드핑거 및 볼랜드를 포함하는 도전성 회로패턴이 형성되어 있되, 상기 회로패턴은 상기 수지층의 둘레인 싱귤레이션 라인과 일정거리 이격되어 형성된 것을 특징으로 함.

Description

반도체패키지용 회로기판 및 그 제조 방법{Circuit board for semiconductor package and its manufacturing method}

본 발명은 반도체패키지용 회로기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 회로기판의 싱귤레이션(Singulation)(즉, 펀칭, 휠을 이용한 소잉, 레이저를 이용한 소잉 등등)시 회로패턴간의 쇼트 현상을 제거할 수 있는 반도체패키지용 회로기판 및 그 제조 방법에 관한 것이다.

통상 반도체패키지용 회로기판은 유리섬유로 보강시킨 열경화성 수지복합재(Glass Fiber Reinforced Thermosetting Composite, 수지층)에 도전성 박막을 이용하여 회로패턴을 형성하고, 그 표면에는 고분자 수지인 솔더 마스크를 형성시킨 인쇄회로기판이나, 가요성 필름이나 테이프를 중심으로 일면 또는 양면에 역시 회로패턴을 형성한 써킷필름 또는 써킷테이프 등을 지칭한다.

이러한 회로기판(10')의 일례를 도1a 내지 도1c에 도시하였으며, 여기서는 상기 써킷필름이나 써킷테이프가 이용된 회로기판(10')을 중심으로 설명한다.

도시된 바와 같이 대략 직사각판상을 하는 필름 또는 테이프(이하 수지층(12)으로 통칭한다)상에는 다수의 유닛이 행과 열을 가지며 대략 매트릭스 형상으로 형성되어 있으며, 상기 각 유닛은 차후 반도체칩이 탑재되고 싱귤레이션되어 낱개의 반도체패키지로 형성되는 단위이다.

상기 각 유닛에는 도시된 바와 같이 본드핑거(14) 및 볼랜드(16) 등을 갖는 회로패턴이 형성되어 있으며, 상기 각 유닛의 회로패턴은 모두 직접 연결되거나 또는 버스라인(18)을 통해 모두 연결된 형태를 한다. 또한, 상기 회로패턴중 본드핑거(14)나 볼랜드(16)(도1c에서 볼랜드(16) 하면)는 금(Au), 은(Ag), 니켈(Ni) 및 팔라디엄(Pd) 등이 도금되어 있다.

이러한 유닛은 차후 반도체칩 탑재, 와이어 본딩, 몰딩 등의 공정이 완료된 후 도면에 도시된 싱귤레이션 라인(S)(Singulation Line)을 따라 절단된다. 따라서, 각 유닛의 회로패턴뿐만 아니라 같은 유닛내의 회로패턴도 모두 전기적으로 독립하게 됨으로써, 그것에 탑재된 반도체칩이 소정의 전기적 기능을 수행할 수 있도록 해준다.

그러나, 상기 싱귤레이션 공정에 있어서, 상기 회로패턴은 수지층에 비해 인장력이 크기 때문에, 싱귤레이션시 약간씩 늘어나면서 서로 쇼트되는 문제가 있다. 즉, 수지층은 싱귤레이션 수단에 의해 깨끗하게 절단되지만 회로패턴은 늘어나면서 싱귤레이션되기 때문에 같은 유닛내의 회로패턴이 서로 쇼트되는 문제가 발생한다. 더구나, 최근에는 상기 회로패턴이 점차 파인피치(Fine Pitch)화 되어 가고 있기 때문에, 상기 싱귤레이션 라인(S) 근처에서 서로 쇼트되는 문제는 더욱 빈번히 발생하고 있다.

또한, 도1b에 도시된 바와 같이 버스라인이 형성된 회로기판(10')에 있어서는 싱귤레이션 공정시 어떤 오차에 의해 싱귤레이션라인이 약간씩 시프트(Shift)될 수 있다. 이러한 경우에는 싱귤레이션이 완료된 후에도 상기 버스라인(18)에 의해 같은 유닛내의 회로패턴 대부분이 쇼트되는 문제가 있다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 회로기판의 싱귤레이션시 회로패턴간의 쇼트 현상을 제거할 수 있는 반도체패키지용 회로기판 및 그 제조 방법을 제공하는데 있다.

도1a 내지 도1c는 종래의 반도체패키지용 회로기판을 도시한 평면도 및 단면도이다.

도2는 본 발명에 의한 반도체패키지용 회로기판을 도시한 평면도이다.

도3a 내지 도3d는 본 발명에 의한 반도체패키지용 회로기판의 제조 방법을 도시한 설명도이다.

- 도면중 주요 부호에 대한 설명 -

10; 본 발명에 의한 회로기판

2; 도전성박막 4; 원판

12; 수지층 14; 본드핑거

16; 볼랜드 S; 싱귤레이션 라인

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판에 의하면, 대략 판상의 수지층과; 상기 수지층의 일면 또는 양면에 본드핑거 및 볼랜드를 포함하는 도전성 회로패턴이 형성되어 있되, 상기 회로패턴은 상기 수지층의 둘레인 싱귤레이션 라인과 일정거리 이격되어 형성된 것을 특징으로 한다.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판의 제조 방법은 대략 판상의 수지층 일면 또는 양면에 도전성박막이 입혀진 원판을 제공하는 단계와; 상기 원판의 수지층에 다수의 통공을 형성하여 도전성박막이 상기 수지층을 통하여 외측으로 노출되도록 하는 단계와; 상기 원판의 도전성박막에 포토마스킹 및 에칭 등을 가하여 본드핑거 및 볼랜드가 포함된 회로패턴을 형성하되, 상기 수지층의 둘레인 싱귤레이션 라인과는 일정거리 이격되도록 하는 단계와; 상기 회로패턴중 본드핑거 및 수지층을 통하여 외측으로 노출되는 볼랜드의 노출면에 금, 은, 니켈 및 팔라디엄 등을 무전해 도금하는 단계를 포함하여 이루어진 것을 특징으로 한다.

상기와 같이 하여 본 발명에 의한 반도체패키지용 회로기판 및 그 제조 방법에 의하면, 회로기판의 싱귤레이션 라인 부근에는 회로패턴이 교차하지 않토록 형성함으로써 종래와 같이 싱귤레이션시에 발생하던 회로패턴간의 쇼트 현상을 방지할 수 있게 된다. 또한, 종래와 같은 버스 라인을 형성하지 않음으로써 싱귤레이션 라인의 시프트에 의한 회로패턴의 쇼트 현상도 예방하게 된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도2는 본 발명에 의한 반도체패키지용 회로기판(10)을 도시한 평면도이다. 도시된 바와 같이 본 발명에 의한 회로기판(10) 역시 다수의 유닛이 행과 열을 이루며 대략 매트릭스 형상으로 되어 있다. 상기 유닛은 도시된 바와 같이 수지층(12)을 중심으로 그 표면에 본드핑거(14) 및 볼랜드(16)를 포함하는 도전성 회로패턴이 형성되어 있다. 여기서, 상기 회로패턴은 각 유닛의 둘레가 되는 싱귤레이션 라인(S)과 일정거리 이격되어 형성된 것이 특징이다. 즉, 회로패턴의 단부인 모든 본드핑거(14)는 각 유닛의 싱귤레이션 라인(S)과 일정거리 이격되어 있음으로써 실제 싱귤레이션 공정시 상기 회로패턴과 싱귤레이션 수단은 물리적으로 접촉하지 않게 되고, 따라서 회로패턴 상호간의 쇼트 문제를 해결하게 된다.

한편, 도3a 내지 도3d는 본 발명에 의한 반도체패키지용 회로기판(10)의 제조 방법을 도시한 설명도이다.

도3a에 도시된 바와 같이 먼저 대략 판상의 수지층(12) 일면(또는 양면)에 얇은 도전성박막(2)(구리 박막)이 입혀진 원판(4)을 제공한다.

다음 도3b에 도시된 바와 같이 상기 원판(4)의 수지층(12)에 다수의 통공(18)을 형성하되, 상기 도전성박막(2)에는 손상이 가지 않토록 함으로써 상기 도전성박막(2)이 상기 수지층(12)의 통공(18)을 통하여 외측으로 노출되도록 한다. 상기 통공(18)을 형성하는 방법으로서는 레이저 빔을 이용할 수 있을 것이다.

계속해서, 도3c에 도시된 바와 같이 상기 원판(4)의 도전성박막(2)에 포토마스킹 및 에칭 등을 가하여 본드핑거(14) 및 볼랜드(16)가 포함된 회로패턴을 형성하되, 상기 수지층(12)의 둘레인 싱귤레이션 라인(S)과는 일정거리 이격되도록 형성한다. 즉, 상기 회로패턴의 본드핑거(14)가 싱귤레이션 라인(S)과 일정 거리 이격되도록 형성함으로써 차후 싱귤레이션시에 싱귤레이션 수단과 상기 본드핑거(14)와의 직접적인 마찰을 피하도록 한다.

계속해서, 도3d에 도시된 바와 같이 상기 회로패턴중 본드핑거(14) 및 수지층(12)을 통하여 외측으로 노출되는 볼랜드(16)의 노출면에 금, 은, 니켈 및 팔라디엄 등을 무전해 도금 방법으로 도금 처리한다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. 예를 들면, 여기서는 써킷필름이나 써킷테이프를 중심으로 설명하였지만 본 발명은 통상적인 인쇄회로기판(Printed Circuit Board) 등에도 적용 가능하다.

따라서, 본 발명에 의한 반도체패키지용 회로기판 및 그 제조 방법에 의하면, 회로기판의 싱귤레이션 라인 부근에는 회로패턴이 교차하지 않토록 형성함으로써 종래와 같이 싱귤레이션시에 발생하던 회로패턴간의 쇼트 현상을 방지할 수 있는 효과가 있다. 또한, 종래와 같이 버스 라인을 형성할 필요가 없음으로써 싱귤레이션 라인의 시프트에 의한 회로패턴의 쇼트 현상도 예방하는 효과가 있다.

Claims (2)

1. 반도체패키지용 회로기판에 있어서,

   대략 판상의 수지층과;

   상기 수지층의 일면 또는 양면에 본드핑거 및 볼랜드를 포함하는 도전성 회로패턴이 형성되어 있되, 상기 회로패턴은 상기 수지층의 둘레인 싱귤레이션 라인과 일정거리 이격되어 형성된 것을 특징으로 하는 반도체패키지용 회로기판.
2. 대략 판상의 수지층 일면 또는 양면에 도전성박막이 입혀진 원판을 제공하는 단계와;

   상기 원판의 수지층에 다수의 통공을 형성하여 도전성박막이 상기 수지층을 통하여 외측으로 노출되도록 하는 단계와;

   상기 원판의 도전성박막에 포토마스킹 및 에칭 등을 가하여 본드핑거 및 볼랜드가 포함된 회로패턴을 형성하되, 상기 수지층의 둘레인 싱귤레이션 라인과는 일정거리 이격되도록 하는 단계와;

   상기 회로패턴중 본드핑거 및 수지층을 통하여 외측으로 노출되는 볼랜드의 노출면에 금, 은, 니켈 및 팔라디엄 등을 무전해 도금하는 단계를 포함하여 이루어진 반도체패키지용 회로기판의 제조 방법.