JP3055104B2 - 半導体パッケ―ジの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関するもので、より詳しくは、ウェーハ及び
／又は基板を事前検査してその良否及び／又は等級を判
断し、このデータに基づいて、マーキング（marking）
装置、及び／又はカッティング（cutting）装置及び／
又はボンディング装置に利用することにより、製造工程
の効率化、及び生産収率の向上を図ることができる半導
体パッケージの製造方法に関するものである。
製造方法に関するもので、より詳しくは、ウェーハ及び
／又は基板を事前検査してその良否及び／又は等級を判
断し、このデータに基づいて、マーキング（marking）
装置、及び／又はカッティング（cutting）装置及び／
又はボンディング装置に利用することにより、製造工程
の効率化、及び生産収率の向上を図ることができる半導
体パッケージの製造方法に関するものである。
【０００２】
【従来の技術】近年において、家電製品、通信機器、コ
ンピュータ等、半導体パッケージが使用される電子製品
の急速な小型化の趨勢により、高性能化及び超多ピン化
にもかかわらず小型軽量化された新しい形態のチップス
ケール、又は、チップサイズ半導体パッケージが急速に
普及している。
ンピュータ等、半導体パッケージが使用される電子製品
の急速な小型化の趨勢により、高性能化及び超多ピン化
にもかかわらず小型軽量化された新しい形態のチップス
ケール、又は、チップサイズ半導体パッケージが急速に
普及している。
【０００３】このような類型の半導体パッケージを製造
するための従来の方法は、図１０に図示したような順序
により遂行される。具体的に説明すれば、多数の半導体
チップユニットが形成されている薄い円板状のウェーハ
に多数の回路パターンユニットが形成されているウェー
ハと同一な形状及び大きさの回路パターン形成部を有す
る基板を接着させるラミネーション（Lamination）段階
を遂行した後、半導体チップユニットと回路パターンユ
ニットとを電気的に連結するためのワイヤボンディング
段階、ワイヤボンディング部を外部環境から保護するた
めの樹脂封止部を形成するインカプセルレーション（en
capsulation）段階、及び、外部入出力端子としてのソ
ルダボールを融着させるソルダボール附着段階を順次に
遂行した後、多数の半導体パッケージユニットが形成さ
れたウェーハを、各々のユニット単位に切断するシンギ
ュレーション（Singulation）段階を実行して完成され
た半導体パッケージを製造した後、各々の半導体パッケ
ージを検査してその良否又は等級を付与するマーキング
段階を実行する。
するための従来の方法は、図１０に図示したような順序
により遂行される。具体的に説明すれば、多数の半導体
チップユニットが形成されている薄い円板状のウェーハ
に多数の回路パターンユニットが形成されているウェー
ハと同一な形状及び大きさの回路パターン形成部を有す
る基板を接着させるラミネーション（Lamination）段階
を遂行した後、半導体チップユニットと回路パターンユ
ニットとを電気的に連結するためのワイヤボンディング
段階、ワイヤボンディング部を外部環境から保護するた
めの樹脂封止部を形成するインカプセルレーション（en
capsulation）段階、及び、外部入出力端子としてのソ
ルダボールを融着させるソルダボール附着段階を順次に
遂行した後、多数の半導体パッケージユニットが形成さ
れたウェーハを、各々のユニット単位に切断するシンギ
ュレーション（Singulation）段階を実行して完成され
た半導体パッケージを製造した後、各々の半導体パッケ
ージを検査してその良否又は等級を付与するマーキング
段階を実行する。
【０００４】しかし、このような従来の製造方法によれ
ば、ウェーハ上に存在する不良半導体チップユニット及
び／又は基板上に存在する不良回路パターンユニット
も、正常的な良品ユニットと同様にパッケージングされ
る。したがって、不良であると判定された半導体チップ
及び／又は回路パターンについても高価な素材を使用し
てパッケージング工程を実行することになり、パッケー
ジング素材の浪費、及び不必要な工程の遂行による生産
性及び収率低下等の問題点がある。また、完成された半
導体パッケージユニットに対する別途の検査段階を行っ
て良品及び不良品を選び出す等の追加的な工程が必要で
ある等の問題点がある。
ば、ウェーハ上に存在する不良半導体チップユニット及
び／又は基板上に存在する不良回路パターンユニット
も、正常的な良品ユニットと同様にパッケージングされ
る。したがって、不良であると判定された半導体チップ
及び／又は回路パターンについても高価な素材を使用し
てパッケージング工程を実行することになり、パッケー
ジング素材の浪費、及び不必要な工程の遂行による生産
性及び収率低下等の問題点がある。また、完成された半
導体パッケージユニットに対する別途の検査段階を行っ
て良品及び不良品を選び出す等の追加的な工程が必要で
ある等の問題点がある。
【０００５】又、半導体ウェーハ製造会社からウェーハ
上に例えばインクドット（ink dotter）で各々の半導体
チップユニット毎に良否及び／又は等級表示がなされて
いる状態のウェーハの供給を受ける場合に於いても、パ
ッケージングのため基板を接着させるラミネーション段
階の遂行時に、前記インクドット等による表示が視野か
ら遮蔽されるので、後続工程において、ユニットの良、
不良品の識別に困難があることから、生産性及び收率が
低下する問題点がある。
上に例えばインクドット（ink dotter）で各々の半導体
チップユニット毎に良否及び／又は等級表示がなされて
いる状態のウェーハの供給を受ける場合に於いても、パ
ッケージングのため基板を接着させるラミネーション段
階の遂行時に、前記インクドット等による表示が視野か
ら遮蔽されるので、後続工程において、ユニットの良、
不良品の識別に困難があることから、生産性及び收率が
低下する問題点がある。
【０００６】一方、前記従来のマーキング段階は、完成
された半導体パッケージユニットをピックアンドプレィ
ス（Pick & Place）装置を利用してトレイ（tray）に安
着させ、このトレイを別途のマーキング装置に移送して
半導体チップ（チップスケール又はチップサイズ半導体
パッケージの場合）又は、半導体パッケージの裏面に文
字又は記号等のマーキング（固有番号、会社名、日数等
の表示）を実行している。しかし、このような従来の製
造方法におけるマーキング段階は、シンギュレーション
段階を通過して分離切断され、完成された半導体チップ
ユニットに対して行われることから、各々の半導体チッ
プユニットを定位置に固定させるための複雑な装置が必
要であると共に、ピックアンドプレィスとマーキング
が、別な装置で各々別個に実行されることから、作業工
数が増加して、工程の効率性が低下するという問題点が
ある。
された半導体パッケージユニットをピックアンドプレィ
ス（Pick & Place）装置を利用してトレイ（tray）に安
着させ、このトレイを別途のマーキング装置に移送して
半導体チップ（チップスケール又はチップサイズ半導体
パッケージの場合）又は、半導体パッケージの裏面に文
字又は記号等のマーキング（固有番号、会社名、日数等
の表示）を実行している。しかし、このような従来の製
造方法におけるマーキング段階は、シンギュレーション
段階を通過して分離切断され、完成された半導体チップ
ユニットに対して行われることから、各々の半導体チッ
プユニットを定位置に固定させるための複雑な装置が必
要であると共に、ピックアンドプレィスとマーキング
が、別な装置で各々別個に実行されることから、作業工
数が増加して、工程の効率性が低下するという問題点が
ある。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、ウェーハ上で不良であると判定された半導体チッ
プユニットに対するパッケージング作業の実行を原則的
に防止し、工程効率性及び生産収率の向上を図ることに
ある。本発明の他の目的は、ウェーハ上に不良であると
判定された半導体チップユニットに対するパッケージン
グ作業が実行される場合にも、半導体パッケージの完成
後、別途にその良否及び／又は等級を検査する必要がな
く、初期のウェーハ状態においてその良否及び／又は等
級判定によりマーキングして分類可能とすることにより
工程効率及び生産収率の向上を図ることにある。更に本
発明の他の目的は、多数の回路パターンユニットを有す
る基板上に、不良であると判定されたユニットを排除
し、良品であると判定されたユニットのみを使用するこ
とにより、高価な半導体チップが使用された不良パッケ
ージを廃棄するのを未然に防いで、生産収率の向上を図
るものである。本発明の更に他の目的は、ピックアンド
プレィスとマーキングを同一な装置内で実行することに
より、工程の短縮による工程効率性を図ることにある。
的は、ウェーハ上で不良であると判定された半導体チッ
プユニットに対するパッケージング作業の実行を原則的
に防止し、工程効率性及び生産収率の向上を図ることに
ある。本発明の他の目的は、ウェーハ上に不良であると
判定された半導体チップユニットに対するパッケージン
グ作業が実行される場合にも、半導体パッケージの完成
後、別途にその良否及び／又は等級を検査する必要がな
く、初期のウェーハ状態においてその良否及び／又は等
級判定によりマーキングして分類可能とすることにより
工程効率及び生産収率の向上を図ることにある。更に本
発明の他の目的は、多数の回路パターンユニットを有す
る基板上に、不良であると判定されたユニットを排除
し、良品であると判定されたユニットのみを使用するこ
とにより、高価な半導体チップが使用された不良パッケ
ージを廃棄するのを未然に防いで、生産収率の向上を図
るものである。本発明の更に他の目的は、ピックアンド
プレィスとマーキングを同一な装置内で実行することに
より、工程の短縮による工程効率性を図ることにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明による半導体パッケージの製造方法は、多数
の半導体チップユニットが形成されているウェーハ提供
段階と、多数の回路パターンユニットが形成されている
基板提供段階と、前記ウェーハ上に形成された多数の半
導体チップユニット各々の良否及び／又は等級を判定す
る検査段階と、半導体チップユニットの裏面に判定結果
をマーキングする段階と、前記ウェーハと基板を接着す
るラミネーション段階と、半導体チップユニットと回路
パターンユニットとを電気的に連結するためのワイヤボ
ンディング、ワイヤボンディング部を外部環境から保護
するための樹脂封止部を形成するインカプセルレーショ
ン、及び、外部入出力端子としてのソルダボールを融着
するソルダボール附着を順次に遂行するパッケージング
段階と、多数の半導体パッケージユニットが形成された
ウェーハを各々のユニット単位に切断するシンギュレー
ション段階とから構成される。
め、本発明による半導体パッケージの製造方法は、多数
の半導体チップユニットが形成されているウェーハ提供
段階と、多数の回路パターンユニットが形成されている
基板提供段階と、前記ウェーハ上に形成された多数の半
導体チップユニット各々の良否及び／又は等級を判定す
る検査段階と、半導体チップユニットの裏面に判定結果
をマーキングする段階と、前記ウェーハと基板を接着す
るラミネーション段階と、半導体チップユニットと回路
パターンユニットとを電気的に連結するためのワイヤボ
ンディング、ワイヤボンディング部を外部環境から保護
するための樹脂封止部を形成するインカプセルレーショ
ン、及び、外部入出力端子としてのソルダボールを融着
するソルダボール附着を順次に遂行するパッケージング
段階と、多数の半導体パッケージユニットが形成された
ウェーハを各々のユニット単位に切断するシンギュレー
ション段階とから構成される。
【０００９】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。本発明の好ましい第１実施例による
半導体パッケージの製造方法を、図１を参照して説明す
れば、電子回路が集積されている多数の半導体チップユ
ニットが形成されているウェーハ提供段階と、多数の回
路パターンユニットが形成されている基板提供段階と、
前記ウェーハ上に形成された多数の半導体チップユニッ
ト各々の良否及び／又は等級を判定する検査段階と、半
導体チップユニットの裏面に判定結果をマーキングする
段階と、前記ウェーハと基板を接着するラミネーション
段階と、半導体チップユニットと回路パターンユニット
とを電気的に連結するためのワイヤボンディング、ワイ
ヤボンディング部を外部環境から保護するための樹脂封
止部を形成するインカプセルレーション及び、外部入出
力端子としてのソルダボールを融着するソルダボール附
着を順次に遂行する通常的なパッケージング段階を遂行
した後、多数の半導体パッケージユニットが形成された
ウェーハを各々のユニット単位に切断するシンギュレー
ション段階とから構成される。
て詳細に説明する。本発明の好ましい第１実施例による
半導体パッケージの製造方法を、図１を参照して説明す
れば、電子回路が集積されている多数の半導体チップユ
ニットが形成されているウェーハ提供段階と、多数の回
路パターンユニットが形成されている基板提供段階と、
前記ウェーハ上に形成された多数の半導体チップユニッ
ト各々の良否及び／又は等級を判定する検査段階と、半
導体チップユニットの裏面に判定結果をマーキングする
段階と、前記ウェーハと基板を接着するラミネーション
段階と、半導体チップユニットと回路パターンユニット
とを電気的に連結するためのワイヤボンディング、ワイ
ヤボンディング部を外部環境から保護するための樹脂封
止部を形成するインカプセルレーション及び、外部入出
力端子としてのソルダボールを融着するソルダボール附
着を順次に遂行する通常的なパッケージング段階を遂行
した後、多数の半導体パッケージユニットが形成された
ウェーハを各々のユニット単位に切断するシンギュレー
ション段階とから構成される。
【００１０】多数の回路パターンユニットが形成されて
いる基板の例を図６及び図７に図示している。これらの
例に於いては、基板１０上に形成された各々の回路パタ
ーンユニット１１に、帯状に貫通部１７ａ、１７ｂが形
成されていて、ウェーハ（図示せず）上にラミネーショ
ンの時、各々の半導体チップユニット上に帯状に形成さ
れた多数のダイパッドが前記貫通部１７ａ、１７ｂ内に
位置するようになる。図６の例に於いては、貫通部１７
ａが回路パターンユニット１１の中央部に帯状に位置す
る。図７の例に於いては、貫通部１７ｂが回路パターン
ユニット１１の周縁部に隣接した領域に四角形状の帯状
に４個所に位置する。
いる基板の例を図６及び図７に図示している。これらの
例に於いては、基板１０上に形成された各々の回路パタ
ーンユニット１１に、帯状に貫通部１７ａ、１７ｂが形
成されていて、ウェーハ（図示せず）上にラミネーショ
ンの時、各々の半導体チップユニット上に帯状に形成さ
れた多数のダイパッドが前記貫通部１７ａ、１７ｂ内に
位置するようになる。図６の例に於いては、貫通部１７
ａが回路パターンユニット１１の中央部に帯状に位置す
る。図７の例に於いては、貫通部１７ｂが回路パターン
ユニット１１の周縁部に隣接した領域に四角形状の帯状
に４個所に位置する。
【００１１】このような貫通部１７ｂは、平行に２個所
に位置させることもできる。前記貫通部１７ａ、１７ｂ
の平行な長辺には、導電性ワイヤ（図示せず）によって
半導体チップ（図示せず）のダイパッドと電気的に連結
するための導電性の多数のボンドフィンガー１２が形成
されている。前記多数のボンドフィンガー１２の各々
は、外部入出力端子としてのソルダボール（図示せず）
が附着されたソルダボールランド１３と導電性トレース
（図面符号未付与）によって電気的に連結されている。
前記回路パターンの前記ソルダボールランド１３と前記
ボンドフィンガー１２を除外した全領域上にはカバーコ
ート１５が積層される。図面符号１８は、ストリートラ
イン（street line）を表わし、これは半導体パッケー
ジ完成後、シンギュレーションされるラインである。
に位置させることもできる。前記貫通部１７ａ、１７ｂ
の平行な長辺には、導電性ワイヤ（図示せず）によって
半導体チップ（図示せず）のダイパッドと電気的に連結
するための導電性の多数のボンドフィンガー１２が形成
されている。前記多数のボンドフィンガー１２の各々
は、外部入出力端子としてのソルダボール（図示せず）
が附着されたソルダボールランド１３と導電性トレース
（図面符号未付与）によって電気的に連結されている。
前記回路パターンの前記ソルダボールランド１３と前記
ボンドフィンガー１２を除外した全領域上にはカバーコ
ート１５が積層される。図面符号１８は、ストリートラ
イン（street line）を表わし、これは半導体パッケー
ジ完成後、シンギュレーションされるラインである。
【００１２】本発明の半導体パッケージの製造方法にお
いて、使用し得る基板１０としては前記のように、上か
らカバーコート１５及び回路パターン（ボンドフィンガ
ー１２及びソルダボールランド１３を各々含む多数の導
電性トレースで構成）だけで構成することもできるが、
選択的に前記回路パターン下にポリイミド層のような可
撓性絶縁層１４を形成するか、又は選択的に前記可撓性
絶縁層１４の下に銅（Ｃｕ）又は銅合金でなる金属箔層
又はガラスエポキシ層のような硬質のコア層１６を形成
させることもできる。又、選択的には、前記回路パター
ンの下に可撓性絶縁層１４を形成する代りに、ガラスエ
ポキシ層のような硬質のコア層１６を直接形成すること
もできる。
いて、使用し得る基板１０としては前記のように、上か
らカバーコート１５及び回路パターン（ボンドフィンガ
ー１２及びソルダボールランド１３を各々含む多数の導
電性トレースで構成）だけで構成することもできるが、
選択的に前記回路パターン下にポリイミド層のような可
撓性絶縁層１４を形成するか、又は選択的に前記可撓性
絶縁層１４の下に銅（Ｃｕ）又は銅合金でなる金属箔層
又はガラスエポキシ層のような硬質のコア層１６を形成
させることもできる。又、選択的には、前記回路パター
ンの下に可撓性絶縁層１４を形成する代りに、ガラスエ
ポキシ層のような硬質のコア層１６を直接形成すること
もできる。
【００１３】図８及び図９は本発明の半導体パッケージ
の製造方法により製造される半導体パッケージ１の例示
断面図で、パッケージング段階とシンギュレシーション
段階との間の状態を図示する図面である。図８に図示し
た半導体パッケージ１は、図６に図示した基板１０を使
用した例を図示している。図９に図示した半導体パッケ
ージ１は、図７に図示した基板１０を使用した例を図示
している。
の製造方法により製造される半導体パッケージ１の例示
断面図で、パッケージング段階とシンギュレシーション
段階との間の状態を図示する図面である。図８に図示し
た半導体パッケージ１は、図６に図示した基板１０を使
用した例を図示している。図９に図示した半導体パッケ
ージ１は、図７に図示した基板１０を使用した例を図示
している。
【００１４】図８及び図９に図示した例を便宜上共に説
明すれば、前記本発明の半導体パッケージ１の全体的な
構造は、帯状にダイパッド４１が形成されている半導体
チップ４０と、前記半導体チップ４０の上面に接着層２
０を介在して接着され、前記基板１０と半導体チップ４
０のダイパッド４１とを電気的に連結するゴールド（go
ld）又はアルミニウム（aluminium）等の導電性に優れ
たワイヤ５０と、前記導電性ワイヤ５０、ダイパッド４
１及びボンドフィンガー１２等を外部環境から保護する
ために基板１０の貫通部１７ａにモールディングして形
成される封止部６０と、前記基板１０の外部に露出され
たソルダボールランド１３の上に融着される外部入出力
端子としてのソルダボール７０とから構成されている。
明すれば、前記本発明の半導体パッケージ１の全体的な
構造は、帯状にダイパッド４１が形成されている半導体
チップ４０と、前記半導体チップ４０の上面に接着層２
０を介在して接着され、前記基板１０と半導体チップ４
０のダイパッド４１とを電気的に連結するゴールド（go
ld）又はアルミニウム（aluminium）等の導電性に優れ
たワイヤ５０と、前記導電性ワイヤ５０、ダイパッド４
１及びボンドフィンガー１２等を外部環境から保護する
ために基板１０の貫通部１７ａにモールディングして形
成される封止部６０と、前記基板１０の外部に露出され
たソルダボールランド１３の上に融着される外部入出力
端子としてのソルダボール７０とから構成されている。
【００１５】基板１０の貫通部１７ａ又は１７ｂ領域
に、モールディングして形成される封止部６０の高さは
ソルダボール７０の高さより低く形成される。又、封止
部６０は、モールドを利用するトランスフャーモールデ
ィング用のエポキシ樹脂で形成するか又はディスペンシ
ング用の液相エポキシ樹脂でモールディングして形成す
ることができる。
に、モールディングして形成される封止部６０の高さは
ソルダボール７０の高さより低く形成される。又、封止
部６０は、モールドを利用するトランスフャーモールデ
ィング用のエポキシ樹脂で形成するか又はディスペンシ
ング用の液相エポキシ樹脂でモールディングして形成す
ることができる。
【００１６】上記のような本発明にかかる製造方法によ
り製造される半導体パッケージ１において、半導体チッ
プ４０に帯状に位置するダイパッド４１を通じた所定の
電気的信号は、導電性ワイヤ５０、ボンドフィンガー１
２、ソルダボールランド１３及びソルダボール７０を通
じてマザーボード（図示せず）に伝達される。一方、図
面中の未説明符号９０はシンギュレーションツールであ
り、これによりシンギュレーション段階でウェーハ上に
形成された多数の半導体パッケージ１は、一個又は多数
個の半導体パッケージ１単位に分離される。
り製造される半導体パッケージ１において、半導体チッ
プ４０に帯状に位置するダイパッド４１を通じた所定の
電気的信号は、導電性ワイヤ５０、ボンドフィンガー１
２、ソルダボールランド１３及びソルダボール７０を通
じてマザーボード（図示せず）に伝達される。一方、図
面中の未説明符号９０はシンギュレーションツールであ
り、これによりシンギュレーション段階でウェーハ上に
形成された多数の半導体パッケージ１は、一個又は多数
個の半導体パッケージ１単位に分離される。
【００１７】再度、図１につき説明すれば、前記本発明
の好ましい第１実施例による製造方法における検査段階
は、半導体チップユニット各々の良否及び／又は等級認
識段階と、認識された情報を加工して各種のウェーハ情
報を各アイテム別に収録し、各々の半導体チップユニッ
トの等級及び位置を実際のウェーハ形態に合わせて収録
した変換ファイルに翻訳するファイル変換段階と、変換
されたデータをマーキィグ装置に転送するデータファイ
ル転送段階とから構成される。前記認識段階は、ウェー
ハ製造会社から提供されるウェーハ上の良否及び／又は
等級判定の表示の有無にかかわらず、カメラ等のような
視覚的探知装置によって遂行することができるし、前記
判定結果が、ウェーハマップファイル形式に収録されて
いる記録媒体が提供される場合には、前記ファイルをリ
ーディング（reading）するリーディング装置によって
実行することもできる。
の好ましい第１実施例による製造方法における検査段階
は、半導体チップユニット各々の良否及び／又は等級認
識段階と、認識された情報を加工して各種のウェーハ情
報を各アイテム別に収録し、各々の半導体チップユニッ
トの等級及び位置を実際のウェーハ形態に合わせて収録
した変換ファイルに翻訳するファイル変換段階と、変換
されたデータをマーキィグ装置に転送するデータファイ
ル転送段階とから構成される。前記認識段階は、ウェー
ハ製造会社から提供されるウェーハ上の良否及び／又は
等級判定の表示の有無にかかわらず、カメラ等のような
視覚的探知装置によって遂行することができるし、前記
判定結果が、ウェーハマップファイル形式に収録されて
いる記録媒体が提供される場合には、前記ファイルをリ
ーディング（reading）するリーディング装置によって
実行することもできる。
【００１８】前記データファイル変換段階は、視覚的探
知装置を使用して半導体チップユニットの良否及び／又
は等級認識が視覚的な映像によって遂行される場合に於
いては、認識された視覚的な情報のマーキング（markin
g）装置や、カッティング（cutting）装置又はボンディ
ング装置がリーディングできる構成ファイル又は標準フ
ァイルの形態に変換するようになる。判定結果がウェー
ハマップファイルの形式に収録されている記録媒体が提
供される場合に於いても、マーキング装置や、カッティ
ング装置又はボンディング装置がリーディングできる構
成ファイル又は標準ファイルの形態に変換するようにな
る。
知装置を使用して半導体チップユニットの良否及び／又
は等級認識が視覚的な映像によって遂行される場合に於
いては、認識された視覚的な情報のマーキング（markin
g）装置や、カッティング（cutting）装置又はボンディ
ング装置がリーディングできる構成ファイル又は標準フ
ァイルの形態に変換するようになる。判定結果がウェー
ハマップファイルの形式に収録されている記録媒体が提
供される場合に於いても、マーキング装置や、カッティ
ング装置又はボンディング装置がリーディングできる構
成ファイル又は標準ファイルの形態に変換するようにな
る。
【００１９】ウェーハマップファイルの種類としては、
情報の表現方式又は配列状態によってロー型（Row typ
e）、アレイ型（Array type）、カルテシアン型（Carte
siantype）等がある。このようなウェーハマップファイ
ルは、ウェーハ検査装置を通じて得られたウェーハ上の
各々の半導体チップユニットに対する良否及び／又は等
級に対する各々のデータと、そのウェーハに関連したす
べての情報を一定の形式でファイル化したもので、図２
はアレイ型ウェーハマップファイルの例示図である。
情報の表現方式又は配列状態によってロー型（Row typ
e）、アレイ型（Array type）、カルテシアン型（Carte
siantype）等がある。このようなウェーハマップファイ
ルは、ウェーハ検査装置を通じて得られたウェーハ上の
各々の半導体チップユニットに対する良否及び／又は等
級に対する各々のデータと、そのウェーハに関連したす
べての情報を一定の形式でファイル化したもので、図２
はアレイ型ウェーハマップファイルの例示図である。
【００２０】このようなウェーハマップファイルは、マ
ーキング装置や、カッティング装置又はボンディング装
置等でリーディングして作業し得るように、マップファ
イルに収録された情報を加工して各アイテム別に分類収
録し、各々の半導体チップユニットの良否及び／又は等
級とその位置を実際ウェーハの形態に合わせて収録した
変換ファイル（Converting file）に翻訳される。この
ような変換ファイルは多様な形態のウェーハマップファ
イルの各アイテムをそのまま適用して翻訳した構成ファ
イル（Configuration file）と、ウェーハマップファイ
ルの各アイテムを一定の形態に標準化して翻訳した標準
ファイル（Standard file）がある。これらの選択は任
意的である。図３は図２のウェーハマップファイルから
変換された構成ファイルの例示状態図であり、図４は図
２のウェーハマップファイルから変換された標準ファイ
ルの例示状態図である。
ーキング装置や、カッティング装置又はボンディング装
置等でリーディングして作業し得るように、マップファ
イルに収録された情報を加工して各アイテム別に分類収
録し、各々の半導体チップユニットの良否及び／又は等
級とその位置を実際ウェーハの形態に合わせて収録した
変換ファイル（Converting file）に翻訳される。この
ような変換ファイルは多様な形態のウェーハマップファ
イルの各アイテムをそのまま適用して翻訳した構成ファ
イル（Configuration file）と、ウェーハマップファイ
ルの各アイテムを一定の形態に標準化して翻訳した標準
ファイル（Standard file）がある。これらの選択は任
意的である。図３は図２のウェーハマップファイルから
変換された構成ファイルの例示状態図であり、図４は図
２のウェーハマップファイルから変換された標準ファイ
ルの例示状態図である。
【００２１】又、前記変換ファイルから、一側では各々
の半導体チップユニットの良否及び／又は等級と実際の
対応位置が示され、他側には半導体チップユニットに対
する情報及びウェーハ情報を視覚的に示して作業モード
へのディスプレー（display）表示が可能となる。図５
は図２のウェーハマップファイルから翻訳された例示的
な作業モードである。ウェーハマップファイルと、これ
により変換される構成ファイル、標準ファイル、及び作
業モード等に関する具体的な事項は、本発明の出願人が
出願して特許を受けた米國特許第５，８３８，９５１号
に具体的に記載されている。前記特許の内容は本出願の
明細書に編入されている。
の半導体チップユニットの良否及び／又は等級と実際の
対応位置が示され、他側には半導体チップユニットに対
する情報及びウェーハ情報を視覚的に示して作業モード
へのディスプレー（display）表示が可能となる。図５
は図２のウェーハマップファイルから翻訳された例示的
な作業モードである。ウェーハマップファイルと、これ
により変換される構成ファイル、標準ファイル、及び作
業モード等に関する具体的な事項は、本発明の出願人が
出願して特許を受けた米國特許第５，８３８，９５１号
に具体的に記載されている。前記特許の内容は本出願の
明細書に編入されている。
【００２２】前記マーキング段階では、マーキング装置
に転送された変換データをリーディングし、これによ
り、ウェーハ上の各々の半導体チップユニットの裏面に
良否及び／又は等級に対する情報を適切にマーキングす
る。このようなマーキングは、適当な数字、記号、文字
又はバーコード（bar-code）等をレーザー又はインク等
のような適当なマーキング手段を利用して行う。前記の
ような本発明の好ましい第１実施例による製造方法によ
れば、ウェーハ状態の半導体チップユニットの裏面に、
その良否及び／又は等級がマーキングされた状態ですべ
ての後続工程が進行する。したがって、不良であると判
定されたユニットに対してはパッケージング作業を原則
的に行わないことから、工程効率性及び生産収率を向上
させることができ、半導体パッケージ完成後に、格別の
検査を行う必要がなく、その判定等級等による分類が容
易にできる長所がある。本発明の前記第１実施例による
製造方法は、半導体チップの上面又は裏面が外部に直接
露出するすべてのタイプの半導体パッケージに適用可能
である。
に転送された変換データをリーディングし、これによ
り、ウェーハ上の各々の半導体チップユニットの裏面に
良否及び／又は等級に対する情報を適切にマーキングす
る。このようなマーキングは、適当な数字、記号、文字
又はバーコード（bar-code）等をレーザー又はインク等
のような適当なマーキング手段を利用して行う。前記の
ような本発明の好ましい第１実施例による製造方法によ
れば、ウェーハ状態の半導体チップユニットの裏面に、
その良否及び／又は等級がマーキングされた状態ですべ
ての後続工程が進行する。したがって、不良であると判
定されたユニットに対してはパッケージング作業を原則
的に行わないことから、工程効率性及び生産収率を向上
させることができ、半導体パッケージ完成後に、格別の
検査を行う必要がなく、その判定等級等による分類が容
易にできる長所がある。本発明の前記第１実施例による
製造方法は、半導体チップの上面又は裏面が外部に直接
露出するすべてのタイプの半導体パッケージに適用可能
である。
【００２３】本発明の好ましい第２実施例による半導体
パッケージの製造方法を図１を参照して説明すれば、電
子回路が集積されている多数の半導体チップユニットが
形成されたウェーハ提供段階と、多数の回路パターンユ
ニットが形成され、前記ウェーハと同一な形状及び大き
さの回路パターン形成部を有する基板提供段階と、前記
ウェーハ上に形成された多数の半導体チップユニット及
び／又は前記基板上に形成された多数の回路パターンユ
ニットの良否及び／又は等級を判定する検査段階と、前
記ウェーハと基板を接着するラミネーション段階と、前
記ラミネーション段階の前又は後に前記検査段階での検
査情報に基づいて前記各々の回路パターンユニットにマ
ーキングするマーキング段階と、半導体チップユニット
と回路パターンユニットとを電気的に連結するためのワ
イヤボンディング、ワイヤボンディング部を外部環境か
ら保護するための樹脂封止部を形成するインカプセルレ
ーション及び、外部入出力端子としてのソルダボールを
融着するソルダボール附着を順次に遂行する通常的なパ
ッケージング段階を遂行した後、多数の半導体パッケー
ジユニットが形成されたウェーハを各々のユニット単位
に切断するシンギュレーション段階とから構成される。
パッケージの製造方法を図１を参照して説明すれば、電
子回路が集積されている多数の半導体チップユニットが
形成されたウェーハ提供段階と、多数の回路パターンユ
ニットが形成され、前記ウェーハと同一な形状及び大き
さの回路パターン形成部を有する基板提供段階と、前記
ウェーハ上に形成された多数の半導体チップユニット及
び／又は前記基板上に形成された多数の回路パターンユ
ニットの良否及び／又は等級を判定する検査段階と、前
記ウェーハと基板を接着するラミネーション段階と、前
記ラミネーション段階の前又は後に前記検査段階での検
査情報に基づいて前記各々の回路パターンユニットにマ
ーキングするマーキング段階と、半導体チップユニット
と回路パターンユニットとを電気的に連結するためのワ
イヤボンディング、ワイヤボンディング部を外部環境か
ら保護するための樹脂封止部を形成するインカプセルレ
ーション及び、外部入出力端子としてのソルダボールを
融着するソルダボール附着を順次に遂行する通常的なパ
ッケージング段階を遂行した後、多数の半導体パッケー
ジユニットが形成されたウェーハを各々のユニット単位
に切断するシンギュレーション段階とから構成される。
【００２４】前記第２実施例による製造方法に於いての
検査段階は、半導体チップユニット及び／又は回路パタ
ーンユニット各々の良否及び／又は等級認識段階と、認
識された情報を加工して各種ウェーハ情報及び／又は基
板情報を各アイテム別に収録し、各々の半導体チップユ
ニット及び／又は回路パターンユニットの良否、又は等
級及び位置を、実際のウェーハ形態に合わせ収録した変
換ファイルに翻訳するファイル変換段階と、変換された
データをマーキング装置に転送するデータファイル転送
段階とから構成される。
検査段階は、半導体チップユニット及び／又は回路パタ
ーンユニット各々の良否及び／又は等級認識段階と、認
識された情報を加工して各種ウェーハ情報及び／又は基
板情報を各アイテム別に収録し、各々の半導体チップユ
ニット及び／又は回路パターンユニットの良否、又は等
級及び位置を、実際のウェーハ形態に合わせ収録した変
換ファイルに翻訳するファイル変換段階と、変換された
データをマーキング装置に転送するデータファイル転送
段階とから構成される。
【００２５】前記認識段階は、ウェーハ製造会社から提
供されるウェーハ上の良否及び／又は等級判定の表示の
有無にかかわらず、カメラ等のような視覚的探知装置に
よって遂行することができ、前記判定結果がウェーハマ
ップファイル形式に収録されている記録媒体が提供され
る場合には、前記ファイルをリーディング（reading）
するリーディング装置によって遂行し得ることは前述の
とおりである。
供されるウェーハ上の良否及び／又は等級判定の表示の
有無にかかわらず、カメラ等のような視覚的探知装置に
よって遂行することができ、前記判定結果がウェーハマ
ップファイル形式に収録されている記録媒体が提供され
る場合には、前記ファイルをリーディング（reading）
するリーディング装置によって遂行し得ることは前述の
とおりである。
【００２６】本発明の第２実施例による製造方法に於い
ての検査段階は、第１実施例の場合と本質的に同一であ
るので、これに対する説明は省略する。前記第２実施例
における基板へのマーキング段階は、前記ラミネーショ
ン段階の前又は後に遂行することができる。マーキング
段階がラミネーション段階より先に遂行される場合にお
いて、ウェーハ製造会社から提供されるウェーハ上の不
良半導体チップユニットがインクドット（ink dotter）
等のようなマーキング手段によりマーキングされている
場合には、前記検査段階で前記マークを視覚的な探知装
置により認識し、認識された情報に基づいて前記ウェー
ハと同一な形状及び大きさを有する基板の対応のユニッ
トにマーキング手段でマーキングすることにより、後続
するラミネーション段階でのウェーハと基板との接着の
時、マーキングされた回路パターンユニットが不良半導
体チップユニット上に正確に位置するようになる。
ての検査段階は、第１実施例の場合と本質的に同一であ
るので、これに対する説明は省略する。前記第２実施例
における基板へのマーキング段階は、前記ラミネーショ
ン段階の前又は後に遂行することができる。マーキング
段階がラミネーション段階より先に遂行される場合にお
いて、ウェーハ製造会社から提供されるウェーハ上の不
良半導体チップユニットがインクドット（ink dotter）
等のようなマーキング手段によりマーキングされている
場合には、前記検査段階で前記マークを視覚的な探知装
置により認識し、認識された情報に基づいて前記ウェー
ハと同一な形状及び大きさを有する基板の対応のユニッ
トにマーキング手段でマーキングすることにより、後続
するラミネーション段階でのウェーハと基板との接着の
時、マーキングされた回路パターンユニットが不良半導
体チップユニット上に正確に位置するようになる。
【００２７】マーキング手段としては、穿孔のためのパ
ッチやレーザー又はインクドット又はバーコード表示機
等がある。又、マーキング位置は、後続工程での作業に
よってマークが遮蔽されない位置、特に後続工程で使用
される装置で認識されるフィデューシャル（Fiducial）
マーク位置に表示するのが好ましい。しかし、マーキン
グ位置のユニットに対してワイヤボンディング等のよう
な後続工程が原則的に実行されない場合は、その位置の
選択は制限的でなく任意的である。マーキング段階がラ
ミネーション段階より先に遂行される場合において、ウ
ェーハ上の各々のユニットに対する情報が収録されてい
るウェーハマップファイルが提供される場合に於いて
は、前記ウェーハマップファイルに収録された情報に基
づいて、前記ウェーハと同一な形状及び大きさを有する
基板の対応ユニットにマーキング手段でマーキングする
ことにより、後続のラミネーション段階でのウェーハと
基板との接着時、マーキングされた回路パターンユニッ
トが不良半導体チップユニット上に正確に位置するよう
になる。
ッチやレーザー又はインクドット又はバーコード表示機
等がある。又、マーキング位置は、後続工程での作業に
よってマークが遮蔽されない位置、特に後続工程で使用
される装置で認識されるフィデューシャル（Fiducial）
マーク位置に表示するのが好ましい。しかし、マーキン
グ位置のユニットに対してワイヤボンディング等のよう
な後続工程が原則的に実行されない場合は、その位置の
選択は制限的でなく任意的である。マーキング段階がラ
ミネーション段階より先に遂行される場合において、ウ
ェーハ上の各々のユニットに対する情報が収録されてい
るウェーハマップファイルが提供される場合に於いて
は、前記ウェーハマップファイルに収録された情報に基
づいて、前記ウェーハと同一な形状及び大きさを有する
基板の対応ユニットにマーキング手段でマーキングする
ことにより、後続のラミネーション段階でのウェーハと
基板との接着時、マーキングされた回路パターンユニッ
トが不良半導体チップユニット上に正確に位置するよう
になる。
【００２８】一方、マーキング段階がラミネーション段
階に後続して遂行される場合に於いても、ラミネーショ
ンされた状態でマーキングする点を除外しては前述のよ
うに本質的に同一な方法によって遂行される。但し、マ
ーキングで回路パターンユニットを穿孔する場合は、半
導体チップが接着されている部分を除外した領域にマー
キングする必要がある。。又、多数の回路パターンユニ
ットが形成されている基板に対しても、視覚的な探知装
置により、短絡等のような回路パターンの正しい形成与
否を検査し、その与否結果によるマーキングをラミネー
ション段階の前又は後に遂行でき、よって不良であると
判定された半導体チップユニットに対応する位置の正常
的な回路パターンユニット、及び不良であると判定され
た回路パターンユニットの両者すべてに対するマーキン
グを遂行できるのは勿論である。
階に後続して遂行される場合に於いても、ラミネーショ
ンされた状態でマーキングする点を除外しては前述のよ
うに本質的に同一な方法によって遂行される。但し、マ
ーキングで回路パターンユニットを穿孔する場合は、半
導体チップが接着されている部分を除外した領域にマー
キングする必要がある。。又、多数の回路パターンユニ
ットが形成されている基板に対しても、視覚的な探知装
置により、短絡等のような回路パターンの正しい形成与
否を検査し、その与否結果によるマーキングをラミネー
ション段階の前又は後に遂行でき、よって不良であると
判定された半導体チップユニットに対応する位置の正常
的な回路パターンユニット、及び不良であると判定され
た回路パターンユニットの両者すべてに対するマーキン
グを遂行できるのは勿論である。
【００２９】前記のような本発明の好ましい第２実施例
による製造方法によれば、ウェーハ状態の半導体チップ
ユニットの良否及び／又は、等級を回路パターンユニッ
ト上にマーキングするか、又はこれと共に不良又は良品
であると判定された回路パターンユニットにもマーキン
グすることによって、不良であるとマーキングされた回
路パターンユニットに対してはパッケージング作業を原
則的に遂行しないこともあるので、工程効率性及び生産
収率の向上が図れるし、不良であるとマーキングされた
回路パターンユニットに対してもパッケージング作業を
共に遂行する場合に於いても、半導体パッケージの完成
の後、別途の検査段階を行う必要がなく、したがって、
マーキングによる判定等級等による分類が容易になる長
所がある。
による製造方法によれば、ウェーハ状態の半導体チップ
ユニットの良否及び／又は、等級を回路パターンユニッ
ト上にマーキングするか、又はこれと共に不良又は良品
であると判定された回路パターンユニットにもマーキン
グすることによって、不良であるとマーキングされた回
路パターンユニットに対してはパッケージング作業を原
則的に遂行しないこともあるので、工程効率性及び生産
収率の向上が図れるし、不良であるとマーキングされた
回路パターンユニットに対してもパッケージング作業を
共に遂行する場合に於いても、半導体パッケージの完成
の後、別途の検査段階を行う必要がなく、したがって、
マーキングによる判定等級等による分類が容易になる長
所がある。
【００３０】本発明の好ましい第３実施例による半導体
パッケージの製造方法を、図１を参照して説明すれば、
電子回路が集積されている多数の半導体チップユニット
が形成されたウェーハ提供段階と、多数の回路パターン
ユニットが形成されている基板提供段階と、前記ウェー
ハ上に形成された多数の半導体チップユニットの良否及
び／又は等級を判定し前記基板上に形成された多数の回
路パターンユニットの良否を判定する検査段階と、不良
であると判定された回路パターンユニットだけを除去し
て前記ウェーハ上の少なくとも良品であると判定された
半導体チップユニット上にラミネーションさせ、別途の
基板から良品であると判定された回路パターンユニット
をカッティングして不良ユニットが除去された部分に接
着させるか、又は良品であると判定された回路パターン
ユニットだけを数又は形状に於いて相異した少なくとも
一つ以上のグループにカッティングし、前記カッティン
グされたグループを前記ウェーハ上の少なくとも良品で
あると判定された半導体パッケージユニットに接着させ
るラミネーション段階と、半導体チップユニットと回路
パターンユニットとを電気的に連結するためのワイヤボ
ンディング、ワイヤボンディング部を外部環境から保護
するための樹脂封止部を形成させるインカプセルレーシ
ョン及び、外部入出力端子としてのソルダボールを融着
させるソルダボールの附着を順次に遂行する通常的なパ
ッケージング段階を遂行した後、多数の半導体パッケー
ジユニットが形成されたウェーハを各々のユニット単位
に切断するシンギュレーション段階とから構成される。
パッケージの製造方法を、図１を参照して説明すれば、
電子回路が集積されている多数の半導体チップユニット
が形成されたウェーハ提供段階と、多数の回路パターン
ユニットが形成されている基板提供段階と、前記ウェー
ハ上に形成された多数の半導体チップユニットの良否及
び／又は等級を判定し前記基板上に形成された多数の回
路パターンユニットの良否を判定する検査段階と、不良
であると判定された回路パターンユニットだけを除去し
て前記ウェーハ上の少なくとも良品であると判定された
半導体チップユニット上にラミネーションさせ、別途の
基板から良品であると判定された回路パターンユニット
をカッティングして不良ユニットが除去された部分に接
着させるか、又は良品であると判定された回路パターン
ユニットだけを数又は形状に於いて相異した少なくとも
一つ以上のグループにカッティングし、前記カッティン
グされたグループを前記ウェーハ上の少なくとも良品で
あると判定された半導体パッケージユニットに接着させ
るラミネーション段階と、半導体チップユニットと回路
パターンユニットとを電気的に連結するためのワイヤボ
ンディング、ワイヤボンディング部を外部環境から保護
するための樹脂封止部を形成させるインカプセルレーシ
ョン及び、外部入出力端子としてのソルダボールを融着
させるソルダボールの附着を順次に遂行する通常的なパ
ッケージング段階を遂行した後、多数の半導体パッケー
ジユニットが形成されたウェーハを各々のユニット単位
に切断するシンギュレーション段階とから構成される。
【００３１】又、選択的には、前記ラミネーション段階
の前又は後の任意な段階で前記検査段階での検査情報に
基づいて前記半導体チップユニットの裏面又は回路パタ
ーンユニットにマーキングするマーキング段階が遂行で
きるのは勿論である。本発明の好ましい第３実施例によ
る製造方法に於いての検査段階は、回路パターンユニッ
トの良否認識段階と、データファイルの変換段階と、カ
ッティング装置へのデータ転送段階とから構成され、変
換されたデータをマーキング装置でなくカッティング装
置に転送することを除外しては本質的に前述と同一であ
る。
の前又は後の任意な段階で前記検査段階での検査情報に
基づいて前記半導体チップユニットの裏面又は回路パタ
ーンユニットにマーキングするマーキング段階が遂行で
きるのは勿論である。本発明の好ましい第３実施例によ
る製造方法に於いての検査段階は、回路パターンユニッ
トの良否認識段階と、データファイルの変換段階と、カ
ッティング装置へのデータ転送段階とから構成され、変
換されたデータをマーキング装置でなくカッティング装
置に転送することを除外しては本質的に前述と同一であ
る。
【００３２】本発明の第３実施例による製造方法に於い
てのラミネーション段階は、互いに相異した二つの方法
により遂行ができるし、回路パターンユニットのカッテ
ィングはパッチ又はレーザー等のようなカッティング手
段を利用して遂行される。第１の方法は、ウェーハと同
一な大きさ及び形状を有する前記基板で、不良であると
判定された回路パターンユニットだけをカッティングし
て除去した後、ウェーハ上に接着させる第１ラミネーシ
ョン段階を遂行した後、別途の基板から良品であると判
定された回路パターンユニットをカッティングして前記
第１ラミネーション段階で不良であると判定されて除去
された漏落部分に接着させる第２ラミネーション段階を
遂行する。一方、不良であると判定された半導体チップ
ユニット部分に対しては、回路パターンユニットをラミ
ネーションされないこともあり、これは本発明に於いて
選択的である。
てのラミネーション段階は、互いに相異した二つの方法
により遂行ができるし、回路パターンユニットのカッテ
ィングはパッチ又はレーザー等のようなカッティング手
段を利用して遂行される。第１の方法は、ウェーハと同
一な大きさ及び形状を有する前記基板で、不良であると
判定された回路パターンユニットだけをカッティングし
て除去した後、ウェーハ上に接着させる第１ラミネーシ
ョン段階を遂行した後、別途の基板から良品であると判
定された回路パターンユニットをカッティングして前記
第１ラミネーション段階で不良であると判定されて除去
された漏落部分に接着させる第２ラミネーション段階を
遂行する。一方、不良であると判定された半導体チップ
ユニット部分に対しては、回路パターンユニットをラミ
ネーションされないこともあり、これは本発明に於いて
選択的である。
【００３３】第２の方法は、大きさ及び形状に於いて制
限的でない基板で、不良であると判定された回路パター
ンユニットを除外した良品であると判定された回路パタ
ーンユニットだけを数又は形状に於いて相異した少なく
とも一つ以上のグループに分けてカッティングし、前記
カッティングされた多数のグループを前記ウェーハ上に
接着させるラミネーション段階を遂行する。このような
第２の方法に於いても不良であると判定された半導体チ
ップユニット部分に対しては、回路パターンユニットを
ラミネーションさせないこともあり、これは、本発明に
於いて選択的である。カッティングされた同一なグルー
プに属する回路パターンユニットの個数は、本発明に於
いて制限的でなく、そのカッティングの形状もまた、同
じく制限的でないので、任意な形状を有するようにカッ
ティングができる。本発明の好ましい第３実施例による
製造方法によれば、良品であると判定された回路パター
ンユニットだけが使用されるので、不良回路パターンユ
ニットを良品の高価の半導体チップユニットに使用する
ことによって結果的に高価の半導体チップを廃棄するよ
うなことを未然に防止できるので、生産収率の向上を図
ることができる。
限的でない基板で、不良であると判定された回路パター
ンユニットを除外した良品であると判定された回路パタ
ーンユニットだけを数又は形状に於いて相異した少なく
とも一つ以上のグループに分けてカッティングし、前記
カッティングされた多数のグループを前記ウェーハ上に
接着させるラミネーション段階を遂行する。このような
第２の方法に於いても不良であると判定された半導体チ
ップユニット部分に対しては、回路パターンユニットを
ラミネーションさせないこともあり、これは、本発明に
於いて選択的である。カッティングされた同一なグルー
プに属する回路パターンユニットの個数は、本発明に於
いて制限的でなく、そのカッティングの形状もまた、同
じく制限的でないので、任意な形状を有するようにカッ
ティングができる。本発明の好ましい第３実施例による
製造方法によれば、良品であると判定された回路パター
ンユニットだけが使用されるので、不良回路パターンユ
ニットを良品の高価の半導体チップユニットに使用する
ことによって結果的に高価の半導体チップを廃棄するよ
うなことを未然に防止できるので、生産収率の向上を図
ることができる。
【００３４】本発明の好ましい第４実施例による製造方
法による半導体パッケージの製造方法を図１を参照して
説明すれば、電子回路が集積されている多数の半導体チ
ップユニットが形成されたウェーハ提供段階と、多数の
回路パターンユニットが形成されて前記ウェーハと同一
な形状及び大きさの回路パターンの形成部を有する基板
提供段階と、前記ウェーハ上に形成された多数の半導体
チップユニットの良否及び／又は等級を判定する検査段
階と、前記ウェーハと前記基板を接着するラミネーショ
ン段階と、半導体チップユニットと回路パターンユニッ
トを電気的に連結するためのワイヤボンディング、ワイ
ヤボンディング部を外部環境から保護するための樹脂封
止部を形成するインカプセルレーション及び、外部入出
力端子としてのソルダボールを融着するソルダボール附
着を順次に遂行する通常的なパッケージ段階を遂行した
後、多数の半導体パッケージユニットが形成されたウェ
ーハを各々のユニット単位に切断するシンギュレーショ
ン段階と、シンギュレーションされた半導体パッケージ
の再作業の可否を判定するためのパッケージ検査段階
と、前記ウェーハ及び／又は基板検査段階で得られた貯
蔵情報に基づいてマーキングする段階とから構成され
る。別な方法として、前記パッケージ検査段階と前記マ
ーキング段階を併合し、一つの段階で遂行することも望
ましい。
法による半導体パッケージの製造方法を図１を参照して
説明すれば、電子回路が集積されている多数の半導体チ
ップユニットが形成されたウェーハ提供段階と、多数の
回路パターンユニットが形成されて前記ウェーハと同一
な形状及び大きさの回路パターンの形成部を有する基板
提供段階と、前記ウェーハ上に形成された多数の半導体
チップユニットの良否及び／又は等級を判定する検査段
階と、前記ウェーハと前記基板を接着するラミネーショ
ン段階と、半導体チップユニットと回路パターンユニッ
トを電気的に連結するためのワイヤボンディング、ワイ
ヤボンディング部を外部環境から保護するための樹脂封
止部を形成するインカプセルレーション及び、外部入出
力端子としてのソルダボールを融着するソルダボール附
着を順次に遂行する通常的なパッケージ段階を遂行した
後、多数の半導体パッケージユニットが形成されたウェ
ーハを各々のユニット単位に切断するシンギュレーショ
ン段階と、シンギュレーションされた半導体パッケージ
の再作業の可否を判定するためのパッケージ検査段階
と、前記ウェーハ及び／又は基板検査段階で得られた貯
蔵情報に基づいてマーキングする段階とから構成され
る。別な方法として、前記パッケージ検査段階と前記マ
ーキング段階を併合し、一つの段階で遂行することも望
ましい。
【００３５】本発明の第４実施例に於いては、下記の如
く二種類の互いに相異した方法が適用される。その第１
の方法は、シンギュレーション段階で分離完成された半
導体パッケージを前記ウェーハ及び／又は基板検査段階
で得られた貯蔵情報に基づいて良品の半導体チップ及び
／又は良品の回路パターンユニットが使用されたパッケ
ージだけをビックアップし、パッケージ検査を遂行した
後、半導体チップの底面を上方に向けて裏返した状態で
マーキングした後、良好な半導体パッケージと再作業が
必要な半導体パッケージを互いに違うトレイに位置させ
る。半導体パッケージを二元化して分離するほかにも、
前記ウェーハ検査段階で得られた貯蔵情報に基づいてそ
の等級によって多元化されたトレイにソーティング（So
rting）することも可能なのは勿論であり、本発明の範
囲に含まれる。
く二種類の互いに相異した方法が適用される。その第１
の方法は、シンギュレーション段階で分離完成された半
導体パッケージを前記ウェーハ及び／又は基板検査段階
で得られた貯蔵情報に基づいて良品の半導体チップ及び
／又は良品の回路パターンユニットが使用されたパッケ
ージだけをビックアップし、パッケージ検査を遂行した
後、半導体チップの底面を上方に向けて裏返した状態で
マーキングした後、良好な半導体パッケージと再作業が
必要な半導体パッケージを互いに違うトレイに位置させ
る。半導体パッケージを二元化して分離するほかにも、
前記ウェーハ検査段階で得られた貯蔵情報に基づいてそ
の等級によって多元化されたトレイにソーティング（So
rting）することも可能なのは勿論であり、本発明の範
囲に含まれる。
【００３６】第２の方法は、シンギュレーション段階で
分離された半導体パッケージを前記検査段階で得られた
貯蔵情報に基づいて良品の半導体チップ及び／又は良品
の回路パターンユニットが使用されたパッケージだけを
ビックアップし、パッケージ検査段階を遂行した後、良
品の半導体パッケージと再作業が必要な半導体パッケー
ジを互いに違うトレイに位置させた後、良好な半導体パ
ッケージだけが位置されたトレイのパッケージに対して
のみ半導体チップの底面が上方を向くように裏返した状
態でマーキングする。この方法に於いても半導体パッケ
ージをその良否だけで二元化して分離するほかに、前記
ウェーハ検査段階で得られた貯蔵情報に基づいてその等
級によって多元化されたトレイにソーティング（Sortin
g）した後、マーキングすることも可能なのは勿論であ
る。
分離された半導体パッケージを前記検査段階で得られた
貯蔵情報に基づいて良品の半導体チップ及び／又は良品
の回路パターンユニットが使用されたパッケージだけを
ビックアップし、パッケージ検査段階を遂行した後、良
品の半導体パッケージと再作業が必要な半導体パッケー
ジを互いに違うトレイに位置させた後、良好な半導体パ
ッケージだけが位置されたトレイのパッケージに対して
のみ半導体チップの底面が上方を向くように裏返した状
態でマーキングする。この方法に於いても半導体パッケ
ージをその良否だけで二元化して分離するほかに、前記
ウェーハ検査段階で得られた貯蔵情報に基づいてその等
級によって多元化されたトレイにソーティング（Sortin
g）した後、マーキングすることも可能なのは勿論であ
る。
【００３７】前記のような本発明の第４実施例による製
造方法に於いてのマーキング装置の一例では、シンギュ
レーションされた半導体パッケージをピックアップする
ピックアップ部と、前記ピックアップ部でピックアップ
された半導体パッケージを裏返すための回転部と、マー
キングするためのマーキング部と、マーキングが完了し
た半導体パッケージを位置させるトレイとから構成する
ことができる。すなわち、ピックアンドプレィス装置に
マーキング部を導入することにより、工程工数の減少を
通じて生産性の向上を図ることができる。
造方法に於いてのマーキング装置の一例では、シンギュ
レーションされた半導体パッケージをピックアップする
ピックアップ部と、前記ピックアップ部でピックアップ
された半導体パッケージを裏返すための回転部と、マー
キングするためのマーキング部と、マーキングが完了し
た半導体パッケージを位置させるトレイとから構成する
ことができる。すなわち、ピックアンドプレィス装置に
マーキング部を導入することにより、工程工数の減少を
通じて生産性の向上を図ることができる。
【００３８】
【発明の效果】以上説明したように、本発明による半導
体パッケージの製造方法によると、ウェーハ上に不良で
あると判定された半導体チップユニットに対するパッケ
ージング作業が遂行されるのを原則的に防止して工程効
率性及び生産収率の向上を図ることができる。又、ウェ
ーハ上に不良であると判定された半導体チップユニット
に対するパッケージング作業が遂行される場合に於いて
も、半導体パッケージの完成後、別途にその良否及び／
又は等級を検査する必要がなく、初期のウェーハ状態で
の良否及び／又は等級判定によりマーキングして分類を
可能とするので、工程効率性及び生産収率の向上を図る
ことができる。又、多数の回路パターンユニットを有す
る基板上に不良であると判定されたユニットを排除し、
良品であると判定されたユニットのみを使用することに
より、良品の半導体チップに不良回路パターンユニット
の使用により発生する高価な半導体チップが使用された
不良パッケージが廃棄されるのを未然に防いで生産収率
の向上を図ることができる。
体パッケージの製造方法によると、ウェーハ上に不良で
あると判定された半導体チップユニットに対するパッケ
ージング作業が遂行されるのを原則的に防止して工程効
率性及び生産収率の向上を図ることができる。又、ウェ
ーハ上に不良であると判定された半導体チップユニット
に対するパッケージング作業が遂行される場合に於いて
も、半導体パッケージの完成後、別途にその良否及び／
又は等級を検査する必要がなく、初期のウェーハ状態で
の良否及び／又は等級判定によりマーキングして分類を
可能とするので、工程効率性及び生産収率の向上を図る
ことができる。又、多数の回路パターンユニットを有す
る基板上に不良であると判定されたユニットを排除し、
良品であると判定されたユニットのみを使用することに
より、良品の半導体チップに不良回路パターンユニット
の使用により発生する高価な半導体チップが使用された
不良パッケージが廃棄されるのを未然に防いで生産収率
の向上を図ることができる。
【図１】本発明による半導体パッケージの製造方法を示
すフローチヤァートである。
すフローチヤァートである。
【図２】アレイ型ウェーハマップファイルの例示図であ
る。
る。
【図３】図２に示すウェーハマップファイルから変換さ
れた構成ファイルの例示状態図である。
れた構成ファイルの例示状態図である。
【図４】図２に示すウェーハマップファイルから変換さ
れた標準ファイルの例示状態図である。
れた標準ファイルの例示状態図である。
【図５】図２に示すウェーハマップファイルから翻訳さ
れた例示的な作業モードである。
れた例示的な作業モードである。
【図６】各々の多数の回路パターンユニットが形成され
ている基板の例示部分の平面図である。
ている基板の例示部分の平面図である。
【図７】各々の多数の回路パターンユニットが形成され
ている基板の例示部分の平面図である。
ている基板の例示部分の平面図である。
【図８】本発明の半導体パッケージの製造方法により製
造される半導体パッケージの例示断面図である。
造される半導体パッケージの例示断面図である。
【図９】本発明の半導体パッケージの製造方法により製
造される半導体パッケージの例示断面図である。
造される半導体パッケージの例示断面図である。
【図１０】従来の半導体パッケージの製造方法を図示す
るフローチャートである。
るフローチャートである。
１ 本発明の製造方法によって製造された半導体パッ
ケージ １０ 基板 １２ ボンドフィンガー（Bond finger） １３ ソルダボールランド（Solder ball land） １４ 可撓性絶縁層 １５ カバーコート（Cover coat） １６ コア層 １７ａ、 １７ｂ 貫通部 １８ ストリットライン ２０ 熱伝導性接着層 ４０ 半導体チップ ４１ ダイパッド ５０ 導電性ワイヤ ６０ 封止部 ７０ ソルダボール ９０ シンギュレーションツール（Singulation tool）
ケージ １０ 基板 １２ ボンドフィンガー（Bond finger） １３ ソルダボールランド（Solder ball land） １４ 可撓性絶縁層 １５ カバーコート（Cover coat） １６ コア層 １７ａ、 １７ｂ 貫通部 １８ ストリットライン ２０ 熱伝導性接着層 ４０ 半導体チップ ４１ ダイパッド ５０ 導電性ワイヤ ６０ 封止部 ７０ ソルダボール ９０ シンギュレーションツール（Singulation tool）
フロントページの続き (31)優先権主張番号 １９９８／Ｐ３５６２４ (32)優先日 平成10年８月31日(1998．8．31) (33)優先権主張国 韓国（ＫＲ） (56)参考文献 特開 平10−163405（ＪＰ，Ａ) 特開 平11−186447（ＪＰ，Ａ) 特開 平11−054649（ＪＰ，Ａ) 特開 平９−321088（ＪＰ，Ａ) 特開 平10−92882（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 H01L 21/60 311 H01L 23/00 H01L 23/12
Claims (24)
- 【請求項１】 下記の段階で構成されることを特徴とす
る半導体パッケージの製造方法；多数の半導体チップユ
ニットが形成されているウェーハ提供段階；多数の回路
パターンユニットが形成されている基板提供段階；前記
ウェーハ上に形成された多数の半導体チップユニット各
々の良否及び／又は等級を判定する検査段階；半導体チ
ップユニットの裏面に判定結果をマーキングする段階；
前記ウエーハと基板を接着するラミネーション段階；半
導体チップユニットと回路パターンユニットとを電気的
に連結するためのワイヤボンディング、ワイヤボンディ
ング部を外部環境から保護するための樹脂封止部を形成
するインカプセルレーション及び、外部入出力端子とし
てのソルダボールを融着するソルダボール附着を順次に
遂行するパッケージング段階；多数の半導体パッケージ
ユニットが形成されたウェーハを各々のユニット単位に
切断するシンギュレーション段階。 - 【請求項２】 前記検査段階は、半導体チップユニット
各々の良否及び／又は等級認識段階、及び認識された情
報を加工して各種のウェーハ情報を各アイテム別に収録
し、各々の半導体チップユニットの等級及び位置を実際
のウエーハ形態に合わせて収録した変換ファイルに翻訳
するファイル変換段階を含むことを特徴とする請求項１
記載の半導体パッケージの製造方法。 - 【請求項３】 前記認識段階が視覚的探知装置によって
遂行されることを特徴とする請求項２記載の半導体パッ
ケージの製造方法。 - 【請求項４】 前記認識段階はウェーハマップファイル
形式に収録されている記録媒体をリーディング（readin
g）するリーディング装置によって遂行されることを特
徴とする請求項２記載の半導体パッケージの製造方法。 - 【請求項５】 前記検査段階に於いて視覚的な探知装置
による視覚的な映像又はウェーハマップファイルに基づ
く半導体チップユニットの良否及び／又は等級認識をマ
ーキング装置又はカッティング装置がリーディングでき
る構成ファイル又は標準ファイルの形態に変換すること
を特徴とする請求項１記載の半導体パッケージの製造方
法。 - 【請求項６】 前記基板提供段階で提供される基板が、
前記ウェーハの形状及び大きさと同一な回路パターンユ
ニット形成部を有することを特徴とする請求項１記載の
半導体パッケージの製造方法。 - 【請求項７】 前記マーキング段階でのマーキングが半
導体チップユニットの代りに回路パターンユニットに遂
行されることを特徴とする請求項１記載の半導体パッケ
ージの製造方法。 - 【請求項８】 前記マーキング段階がラミネーション段
階より先に遂行され、前記検査段階で判定された良否及
び／又は等級結果を認識し貯蔵された認識情報に基づい
て、前記ウェーハと同一な形状及び大きさを有する基板
の対応のユニットにマーキング手段でマーキングするこ
とにより、後続のラミネーション段階でウェーハと基板
との接着の時、特定の判定結果がマーキングされた回路
パターンユニットが該当判定結果を受けた半導体チップ
ユニット上に正確に位置するようになることを特徴とす
る請求項７記載の半導体パッケージの製造方法。 - 【請求項９】 前記マーキング段階が前記ラミネーショ
ン段階に後続して遂行されることを特徴とする請求項７
記載の半導体パッケージの製造方法。 - 【請求項１０】 前記マーキング手段が、パッチ、レー
ザー、バーコード及びインクドット表示機でなる群から
選択されるいずれかのひとつであり、前記マーキング位
置が、後続工程での作業によってマークが遮蔽されない
位置のフィデューシャル（Fiducial）マーク位置に表示
されることを特徴とする請求項７記載の半導体パッケー
ジの製造方法。 - 【請求項１１】 前記検査段階で前記基板上に形成され
た多数の回路パターンユニットに対してもその良否を判
断する作業を遂行し、前記マーキング段階で前記回路パ
ターンユニットに対する情報も共にマーキングされるこ
とを特徴とする請求項７記載の半導体パッケージの製造
方法。 - 【請求項１２】 前記ラミネーション段階が、前記ウェ
ーハと同一な大きさ及び形状を有する前記基板で不良で
あると判定された回路パターンユニットだけをカッティ
ングして除去した後、ウェーハ上に接着させる第１ラミ
ネーション段階、及び、 別途の基板から良品であると判定された回路パターンユ
ニットをカッティングして前記第１ラミネーション段階
で不良であると判定されて除去された漏落部分に接着さ
せる第２ラミネーション段階で構成されることを特徴と
する請求項１記載の半導体パッケージの製造方法。 - 【請求項１３】 前記ラミネーション段階が、基板が不
良であると判定された回路パターンユニットを除外した
良品であると判定された回路パターンユニットだけを数
又は形状に於いて相異した少なくとも一つ以上のグルー
プに分けてカッティングし、前記カッティングされた少
なくとも一つ以上のグループを前記ウェーハ上に接着さ
せることを含むことを特徴とする請求項１記載の半導体
パッケージの製造方法。 - 【請求項１４】 不良であると判定された半導体チップ
ユニットに対しては後続工程中少なくとも一つ以上の段
階を遂行しないことを特徴とする請求項１記載の半導体
パッケージの製造方法。 - 【請求項１５】 不良であると判定された回路パターン
ユニットに対しても後続工程中少なくとも一つ以上の段
階を遂行しないことを特徴とする請求項１４記載の半導
体パッケージの製造方法。 - 【請求項１６】 前記シンギュレーション段階に後続し
てシンギュレーションされた半導体パッケージの再作業
の与否を判定するためのパッケージ検査段階を遂行し、
前記マーキング段階を前記検査段階に続いて遂行するこ
となく前記ウェーハ及び／又は基板検査段階で得られた
貯蔵情報に基づいて前記パッケージ検査段階と併合的に
遂行することを特徴とする請求項１記載の半導体パッケ
ージの製造方法。 - 【請求項１７】 前記シンギュレーション段階で分離さ
れた半導体パッケージを前記ウェーハ及び／又は基板検
査段階で得られた貯蔵情報に基づいて不良半導体チップ
ユニットを除外した良品であると判定された少なくとも
一つ以上の等級で分類された半導体チップだけをビック
アップし、パッケージ検査を遂行した後、半導体チップ
の底面が上方に向くように裏返した状態でマーキングし
た後、良品であると判定された少なくとも一つ以上の等
級で分類された半導体パッケージと、再作業が必要な半
導体パッケージを少なくとも一つ以上の互いに違うトレ
イにソーティング（Sorting）して位置させることを特
徴とする請求項１６記載の半導体パッケージの製造方
法。 - 【請求項１８】 前記シンギュレーション段階で分離さ
れた半導体パッケージを前記ウェーハ及び／又は基板検
査段階で得られた貯蔵情報に基づいて不良半導体チップ
ユニットを除外した良品であると判定された少なくとも
一つ以上の等級で分類された半導体チップだけをビック
アップし、パッケージ検査を遂行した後、良品であると
判定された少なくとも一つ以上の等級で分類された半導
体パッケージと再作業が必要な半導体パッケージを少な
くとも一つ以上の互いに違うトレイにソーティング（So
rting）して位置させた後、半導体チップの底面が上方
に向くように裏返した状態でマーキングすることを特徴
とする請求項１６記載の半導体パッケージの製造方法。 - 【請求項１９】 ウェーハ提供段階で提供されるウェー
ハ上の各々の半導体チップユニットの一面に多数のダイ
パッドが帯状に形成されており、基板提供段階で提供さ
れた基板の各々の回路パターンユニットが前記多数のダ
イパッドと対応する位置に貫通部を有し、ソルダボール
ランド及びボンドフィンガーを含む多数の導電性トレー
スで構成される回路パターンを有し、前記ソルダボール
ランド及びボンドフィンガーを除外した前記回路パター
ン上のカバーコートがコーティングされていることを特
徴とする請求項１記載の半導体パッケージの製造方法。 - 【請求項２０】 前記回路パターンユニットの回路パタ
ーンの下に可撓性絶縁層が形成されることを特徴とする
請求項１９記載の半導体パッケージの製造方法。 - 【請求項２１】 前記可撓性絶縁層がポリイミド層であ
ることを特徴とする請求項２０記載の半導体パッケージ
の製造方法。 - 【請求項２２】 前記回路パターンユニットの回路パタ
ーンの下にガラスエポキシ（Glass epoxy）層がコア層
として形成されることを特徴とする請求項２０記載の半
導体パッケージの製造方法。 - 【請求項２３】 前記可撓性絶縁層の下にコア層が形成
されることを特徴とする請求項２０記載の半導体パッケ
ージの製造方法。 - 【請求項２４】 前記コア層が金属薄層又はガラスエポ
キシ（Glass epoxy）層であることを特徴とする請求項
２３記載の半導体パッケージの製造方法。
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