KR100765397B1 - 반도체 장치, 반도체 장치의 제조 방법 및 시험 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 시험 방법 Download PDF

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혼다데쓰로우
다시로가즈히로
하세야마마꼬또
나가시게겐이찌
요네다요시유끼
마쓰끼히로히사
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Abstract

본 발명은 복수의 반도체 소자가 이어진 상태에서 봉지되고, 화상 인식에 의해 위치 결정되어 시험에 제공되는 반도체 장치, 반도체 장치의 시험 제조 방법 및 반도체 장치의 시험 방법에 관한 것이며, 기존의 웨이퍼 프로버에서 인식가능한 얼라인먼트 마크를 용이하게 형성하는 것을 과제로 한다.
반도체 칩(14)의 전극을 소정의 위치에 배치된 전극 패드에 접속하기 위한 재배선층(18)을 반도체 칩(14) 상에 형성한다. 땜납볼(22)이 형성되는 메탈 포스트(16)를 재배선층의 전극 패드 상에 형성한다. 재배선층(18) 상에 메탈 포스트(16)와 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 마크 부재(24)를 형성한다. 마크 부재(24)는 메탈 포스트(16)와 같은 재질로 형성된다.
반도체 장치, 제조 방법, 시험 방법

Description

반도체 장치, 반도체 장치의 제조 방법 및 시험 방법 {SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME AND METHOD OF TESTING THE SAME}
도 1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 평면도.
도 2는 본 발명의 제1 실시 형태에 의한 반도체 장치의 측면도.
도 3은 얼라인먼트 마크의 윤곽에 결함 또는 일그러짐이 있는 경우의 인식예를 나타내는 도.
도 4는 얼라인먼트 마크의 윤곽에 결함 또는 일그러짐이 있는 경우의 다른 인식예를 나타내는 도.
도 5는 정방형의 윤곽을 갖는 얼라인먼트 마크의 인식예를 나타내는 도면.
도 6은 인식 시야에 비하여 큰 사이즈의 얼라인먼트 마크의 인식예를 나타내는 도면.
도 7은 인식 시야에 비하여 작은 사이즈의 얼라인먼트 마크의 인식예를 나타내는 도면.
도 8은 얼라인먼트 마크가 인식 시야에서 어긋난 경우에 오인식하는 예를 나타내는 도면.
도 9는 인식 시야의 75%의 사이즈의 얼라인먼트 마크를 나타내는 도면.
도 10은 인식 시야의 1/4 이하의 사이즈의 얼라인먼트 마크를 나타내는 도면.
도 11은 본 발명의 제2 실시 형태에 의한 반도체 장치의 평면도.
도 12는 본 발명의 제2 실시 형태에 의한 반도체 장치의 입면도.
도 13은 본 발명의 제2 실시 형태에 의한 반도체 장치의 변형예의 평면도.
도 14는 본 발명의 제3 실시 형태에 의한 웨이퍼 상태의 반도체 장치의 평면도.
도 15는 본 발명의 제4 실시 형태에 의한 웨이퍼 상태의 반도체 장치를 나타내는 도면.
도 16은 외주부를 남기고 웨이퍼를 수지 봉지하기 위한 몰드형을 나타내는 도면.
도 17은 외주부를 남기고 수지 봉지된 웨이퍼를 나타내는 도면.
도 18은 외주부에 웨이퍼가 노출한 웨이퍼 상태의 반도체 장치의 측면도.
도 19는 외주부의 일부를 남기고 수지 봉지된 웨이퍼 상태의 반도체 장치를 나타내는 도면.
도 20은 스크라이브 라인에 따라 홈을 형성한 웨이퍼 상태의 반도체 장치를 나타내는 도면.
도 21은 수개 걸러 스크라이브 라인에 따라 홈을 형성한 웨이퍼 상태의 반도체 장치를 나타내는 도면.
도 22는 반도체 장치 시험 장치의 프로브 카드의 일례를 나타내는 도면.
도 23은 프로브 카드에 설치된 프로브의 단면도.
도 24는 반도체 장치 시험 장치의 프로브 카드의 일례를 나타내는 도.
도 25는 더미 프로브와 마크 부재의 위치가 일치하도록 구성된 예를 나타내는 도면.
도 26은 더미 프로브와 전극 패드를 결선한 예를 나타내는 도면.
도 27은 더미 프로브를 2개 설치한 예를 나타내는 도면.
도 28은 더미 프로브를 2개 설치하여 서로 결선한 예를 나타내는 도면.
도 29는 웨이퍼 맵 기점을 설치한 웨이퍼 상태의 반도체 장치의 평면도.
도 30은 반도체 시험 장치의 진공 척 테이블의 일례를 나타내는 도면.
도 31은 진공 척 테이블의 다른 예를 나타내는 도면.
도 32는 진공 척 테이블의 다른 예를 나타내는 도면.
도 33은 불량으로 된 반도체 장치에 땜납볼을 형성하지 않은 웨이퍼 상태의 반도체 장치의 일부의 측면도.
도 34는 불량으로 된 반도체 장치의 땜납볼을 눌러 깬 웨이퍼 상태의 반도체 장치의 일부의 측면도.
도 35는 불량으로 된 반도체 장치의 땜납볼을 피복한 웨이퍼 상태의 반도체 장치의 일부의 측면도.
부호의 설명
10, 30 반도체 장치
12 웨이퍼
14,62 반도체 칩
18,34,52 재배선층
16 메탈 포스트
20,54,64 봉지 수지
22,38,56 땜납볼
24,40 마크 부재
36 전극 패드
50 마크 부재
60 웨이퍼
66 홈
70 프로브 카드
72 프로브
74 코일 스프링
76 더미 프로브
78 웨이퍼 맵 기점
80,86,90 진공 척 테이블
82 흡인 홈
92 테이블 본체
92a 홈
94 세공판
94a 관통공
본 발명은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 시험 방법에 관한 것이며, 특히, 복수의 반도체 소자가 이어진 상태에서 봉지되고, 화상 인식에 의해 위치 결정되어 시험에 제공되는 반도체 장치, 반도체 장치의 시험 제조 방법 및 반도체 장치의 시험 방법에 관한 것이다.
반도체 칩을 패키징하여 형성된 반도체 장치에는 제조 공정 종료 후에, 동작 확인 등의 시험이 행해진다. 시험 공정에서 이러한 반도체 장치를 시험 장치에 탑재할 때, 반도체 장치의 패키지의 외형을 기준으로 하여 위치 정합이 행해진다. 이러한 위치 정합은 핸들링 장치에 의해 행해진다. 즉, 시험에 제공되는 반도체 장치는 핸들링 장치에 의해 시험 장치의 소켓에 조립시에, 패키지의 외형을 기준으로 하여 위치 정합이 행해진다.
근년, 반도체 칩의 소형화가 현저히 진행되고, 반도체 장치의 패키지 사이즈도 단기간에 보다 작은 사이즈로 변경되어 있다. 따라서, 패키지 외형을 기준으로 하여 위치 정합을 행하는 핸들링 장치를 사용하는 경우, 패키지의 외형 치수가 변경될 때마다 핸들링 장치도 개조하지 않으면 안 된다. 또, 반도체 칩의 외형 치수를 그대로 패키지의 치수로 한 반도체 장치가 증가하고 있다. 이러한 반도체 장치의 경우, 한 종류의 반도체 칩마다 핸들링 장치의 변경 지그(jig)를 준비할 필요가 있다. 또, 동일 종류의 반도체 장치에서도, 반도체 칩의 사이즈가 축소될 때마다 핸들링 장치의 변경이 필요하다. 따라서, 핸들링 장치의 변경에 소비되는 비용이 현저히 증대한다.
또, 반도체 칩의 소형화에 따라, 반도체 장치의 전극의 피치도 보다 좁게 되어 있다. 이 때문에, 반도체 장치의 외형을 이용하여 위치 정합을 행하는 방법에서는 필요한 위치 결정 정밀도를 확보할 수 없는 우려가 있다.
이상과 같은 상황으로부터, 단일 반도체 칩을 패키지하는 것이 아니라, 복수의 칩이 이어진 그대로 패키징한 반도체 장치를 형성하여 시험하는 것이 제안되어 있다. 즉, 반도체 칩이 웨이퍼 상에 형성된 상태에서 복수의 반도체 칩이 일체가 된 그대로 웨이퍼로부터 잘라내어 그대로 패키징하여 반도체 장치로 하는 것이다. 이 경우, 반도체 장치의 외형을 어느 정도 표준화할 수 있다.
또, 반도체 장치의 단자와 시험 장치의 소켓(또는 프로브)과의 위치 정합을 외형 기준에 의한 방법에서가 아니라 화상 인식에 의한 방법을 이용하여 행하는 것이 제안되어 있다. 그러나, 1회의 시험 공정으로 시험하는 반도체 장치의 개수가 많을 경우는 화상 인식에 의한 방법은 적합하지 않다. 반도체 메모리 장치 등은 32개에서 64개의 장치가 1회의 시험 공정으로 시험된다. 이러한 수의 반도체 메모리 장치의 각각을 개별적으로 화상 인식법에 의해 위치 정합하는 것은 설비 비용의 면에서 현실적이 아니다. 즉, 핸들링 장치에, 32개에서 64개의 화상 인식 장치와 그것에 대응한 위치 보정 기구를 설치할 필요가 있으므로, 시험 장치가 대형화하고 복잡하게 되기 때문이다.
이러한 경우, 단일 메모리 칩을 반도체 메모리 장치로 한 후에 시험하는 것이 아니라, 복수의 메모리 칩이 정밀도 좋게 일체로 된 상태를 형성하고, 그대로 복수의 메모리 칩을 화상 인식하여 시험을 행하므로, 핸들링 장치에서의 화상 인식 장치 및 위치 보정 기구의 수를 줄일 수 있다.
그러한 예로서, 웨이퍼에 형성된 반도체 칩을 개별적으로 잘라내기 전에 시험하는 것이 고려된다. 웨이퍼 상태에서 수지 봉지된 반도체 장치, 소위 웨이퍼 레벨 패키지된 반도체 장치를 개별 반도체 장치로 잘라내기 전에 시험에 제공하는 것이다. 또는 복수의 반도체 칩을 일체로 잘라낸 것을 시험해도 좋다. 이 경우, 복수의 반도체 칩을 일체적으로 잘라낸 것에 대한 웨이퍼 프로버(prober, 화상 인식 장치)를 준비하여 핸들링 장치에 설치할 필요가 있다. 또, 웨이퍼 프로버가 아니라, 위치 인식 장치를 핸들링 장치에 설치해도 좋다.
단, 종래 사용되고 있는 웨이퍼 프로버를 그대로 사용하여, 웨이퍼 레벨 패키지된 반도체 장치를 웨이퍼 상태 그대로 시험하는 것이 핸들링 장치에 소비되는 비용의 관점에서 가장 합리적인 방법이다.
웨이퍼 상태에서 반도체 칩의 시험을 행하는 소위 베어 웨이퍼 시험에서는 웨이퍼 프로버가 사용된다. 웨이퍼 레벨 패키지된 반도체 칩을 종래의 웨이퍼 프로버로 화상 인식하는데는 이하에 기재한 A)~D)와 같은 문제가 있다. 여기서, 웨이퍼 레벨 패키지된 반도체 칩으로서, 웨이퍼 상태에서 형성된 소위 칩 사이즈 패키지(CSP)를 사용한 경우에 대한 문제점에 대하여 기술한다.
A) 프로버의 인식 장치에서는 CSP의 위치 인식이 어렵다.
A-1) 반도체 장치의 단자를 직접 인식하는 것은 어렵다.
a) CSP에 설치된 단자는 반도체 칩 상에 형성되는 전극 패드보다 크기 때문에, 통상의 프로버의 인식 시야에서 벗어나 인식이 곤란하다.
b) CSP에 설치된 단자 중 대표적인 땜납볼(solder ball)과 같이 구형의 외형을 갖는 단자는 특히 인식이 어렵다. 즉, 그러한 구형 단자는 평면 부분을 가지고 있지 않기 때문에, 초점을 맞추기 어렵다.
c) 개개의 단자의 높이의 차이가 크므로(50μm정도), 얼라인먼트의 기준으로서 적합하지 않다.
A-2) 단자 이외에 위치 인식용의 마크가 되는 것이 없다.
CSP의 표면에는 단자와의 위치 관계가 알려진 마크가 존재하지 않는다.
A-3) CSP의 표면에 위치 인식용의 마크를 설치하기에는 마크의 위치 정밀도 및 마크 부착 비용의 점에서 제약이 있다.
CSP의 표면에 위치 인식용 마크를 붙이는 수단으로서, 스탬프로 마크를 붙이는 방법이 고려되지만, 표면에 배치된 전극에 대한 위치를 정밀도 좋게 유지하면서 마크를 스탬프하는 것은 어렵다. 또, 스탬프 공정이 추가되므로, 제조 비용이 증대된다.
A-4) 큰 단자를 인식할 수 있도록 프로버의 인식 시야를 넓히는 것은 비용이 증가한다.
이하에 종래의 웨이퍼 프로버에 의한 마크 인식 방법에 대하여 설명한다.
현재 사용되어 있는 프로버에 설치되어 있는 얼라인먼트 마크 인식 장치의 최대 시야는 약200μm~300μm이다. 일반적으로는 인식 시야는 1변이 200μm정도의 정방형으로 되어 있다. 인식되는 마크의 크기가 인식 시야의 1/2 이하이면, 양호한 인식율을 얻을 수 있다. 즉, 마크의 특징부가 되는 단면(에지)을 시야의 중심으로 가져 온 경우에도, 마크 전체가 인식 시야에 들어가면, 높은 인식율을 얻을 수 있다.
종래의 웨이퍼 프로버는 반도체 칩 상의 전극 패드를 인식하는 것을 상정하고 있다. 전극 패드는 한 변이 약 100μm정도의 정방형이 일반적이다. 따라서, 종래의 웨이퍼 프로버에 설치된 인식 장치의 인식 시야는 한 변이 200μm정도의 정방형으로 충분했다.
인식 방법으로서는 패턴 매칭법이 사용된다. 일반적으로 한 변이 200μm인 정방형의 인식 시야는 한 변이 50μm인 16개의 정방형 영역으로 분할되며, 각 영역마다 기본 패턴과의 비교 조회가 행해진다.
마크의 형상에 불균형이 없으면, 원형을 포함하는 임의의 형상의 마크를 사용할 수 있다.
그러나, 마크의 형상에 불균형이 있는 경우, 예를 들면 마크의 어딘가에 결함이 있는 경우, 원형 같은 마크는 다른 형상으로 오인식되기 쉽다. 즉, 원형은 전체가 한결같은 변화를 나타내기 때문에, 그 특징을 잡기 어렵고, 결함 등의 불완전한 곳이 있으면 다른 형상으로 인식될 가능성이 크다. 한편, 직선 성분으로 구성된 형은 부분적으로 결함이 있어도, 전체적으로 보면 직선으로 인식하기 쉽기 때문에 인식율은 높게 된다. 또, 각부(에지)가 있는 형상은 각부가 변극점으로 되는 인식이 용이하게 된다.
B) CSP용의 프로브 카드에 설치되어 있는 촉침(프로브)은 기존의 프로버로는 인식할 수 없다. (여기서, 프로브 카드란, 시험되는 CSP의 전극 단자에 접촉하도록 촉침이 배치된 카드형의 부재이다. 프로브 카드는 시험되는 CSP마다 교환된다.)
이유는 상기 A)와 같으며, 프로버에 설치되어 있는 프로브 인식 장치의 시야에 대하여, CSP용의 프로브 카드에 설치되어 있는 프로버의 선단이 너무 커진다. 종래의 프로브 카드에 설치되어 있는 프로버의 선단의 직경은 통상 100μm이하이다. 한편, CSP의 단자(땜납볼)의 직경은 약 400μm이며, 프로브 인식 장치의 시야에 들어오지 않는다.
C) CSP가 형성된 웨이퍼는 종래의 반도체 칩이 형성된 웨이퍼에 비해 흡인 고정이 어렵다. 수지 몰드형의 CSP의 경우, 봉지 수지의 열팽창 계수는 웨이퍼 본체(Si)의 열팽창 계수보다 크다. 이 때문에, 고온에서 몰드된 후, 웨이퍼가 상온으로 돌아오면, 봉지 수지 쪽이 웨이퍼 본체보다 수축량이 커서, 웨이퍼 본체측에 볼록하게 된 뒤틀림이 발생된다. 웨이퍼 본체의 두께가 작은 경우는 특히 뒤틀림이 크게 되어, 웨이퍼를 진공 척 테이블에 흡인 고정할 수 없다.
D) 웨이퍼 상태에서 봉지 수지에 버(burr)가 발생하는 경우, 핸들링 장치에서 핸들링 중에 버가 떨어져, 핸들링 장치 내에 버가 축적될 우려가 있다.
본 발명은 상술의 문제점을 고려하여 된 것이며, 웨이퍼 레벨 패키지의 제조 공정을 변경하지 않고 기존의 웨이퍼 프로버로 인식가능한 얼라인먼트 마크가 설치된 반도체 장치를 제공하는 것을 목적으로 한다. 또, 본 발명은 웨이퍼 상태에서 반도체 장치를 시험할 때에 바람직한 위치 인식의 기준을 설정하는 방법을 제공하는 것을 목적으로 한다.
상술의 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치는
복수의 전극을 갖는 반도체 소자와,
상기 반도체 소자의 전극을 소정의 위치에 배치된 전극 패드에 접속하기 위한 재배선층과,
상기 전극 패드 상에 형성되어, 외부 접속용 단자가 설치된 메탈 포스트와,
상기 메탈 포스트와 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 마크 부재로 되며, 상기 마크 부재는 상기 메탈 포스트와 같은 재질로 형성된 구성으로 한다.
또한, 본 발명에 의한 반도체 장치는
복수의 전극을 갖는 반도체 소자와,
상기 반도체 소자의 전극을 소정의 위치에 배치된 전극 패드에 접속하기 위한 재배선층과,
상기 전극 패드와 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 마크 부재로 되며,
상기 마크 부재는 상기 전극 패드와 같은 재질로 형성된 구성으로 한다.
또한, 본 발명은 반도체 장치이며, 상기 얼라인먼트 마크는 원형 이외의 형상인 구성으로 한다.
본 발명은 반도체 장치이며, 상기 얼라인먼트 마크의 폭은 상기 메탈 포스트의 높이보다 큰 구성으로 한다.
본 발명에 의한 반도체 장치의 시험 방법은
웨이퍼 상태의 반도체 장치에 재배선층을 설치하고, 상기 재배선층 상에 메탈 포스트를 형성함과 함께, 상기 메탈 포스트에 대하여 소정의 위치에 얼라인먼트 마크를 제공하는 마크 부재를 상기 재배선층 상에 형성하여, 상기 얼라인먼트 마크를 인식함으로써 웨이퍼 상태의 상기 반도체 장치의 전극 위치를 인식하면서 상기 반도체 장치의 시험을 행하는 구성으로 한다.
본 발명에 의한 반도체 장치의 시험 방법은 반도체 장치의 시험 방법이며, 상기 마크 부재를 웨이퍼의 외주부에서의 상기 재배선층 상에 적어도 2개 형성하는 구성으로 한다.
본 발명에 의한 반도체 장치의 제조 방법은
웨이퍼 상태에서의 반도체 장치에 재배선층을 설치하고, 웨이퍼의 외주부에서 반도체 장치가 형성되지 않은 부분을 남기고 수지 봉지하는 구성으로 한다.
본 발명은 반도체 장치의 제조 방법이며, 수지 봉지되어 있지 않은 부분에 위치 인식용 얼라인먼트 마크를 형성하는 구성으로 한다.
본 발명에 의한 반도체 장치의 제조 방법은
웨이퍼 상태에서의 반도체 장치에 재배선층을 설치하고, 상기 재배선층 상에 웨이퍼를 수지 봉지하는 수지층을 형성하고, 상기 수지층을 관통하여 웨이퍼까지 도달하는 깊이의 홈을 스크라이브 라인에 따라 형성하고, 상기 홈의 내부에 노출한 웨이퍼를 기준 위치로서 인식하면서 웨이퍼 상태의 반도체 장치의 시험을 행하고, 시험 종료 후에 상기 홈에 따라 개개의 반도체 장치로 분리하는 구성으로 한다.
본 발명은 반도체 장치의 시험 방법이며, 모든 스크라이브 라인 중 소정의 위치에 있는 스크라이브 라인에만 따라 상기 홈을 형성하는 구성으로 한다.
본 발명에 의한 웨이퍼의 흡인 고정 방법은 반도체 소자용 웨이퍼를 진공 척 테이블에 흡인 고정하는 방법이며,
웨이퍼의 뒤틀림이 가장 작은 부분을 최초로 흡인하고, 이 흡인한 부분에 인접한 부분을 다음에 흡인하고, 순차 부분적으로 흡인하여 감에 의해 웨이퍼의 전체를 흡인 고정하는 구성으로 한다.
본 발명에 의한 웨이퍼의 흡인 고정 장치는 반도체 소자용 웨이퍼의 흡인 고정 장치이며,
복수의 흡인 홈을 갖는 진공 척 테이블과,
상기 복수의 흡인 홈을 복수의 군으로 분할하고, 복수의 군의 각각에 대하여 독립적으로 설치된 흡인 통로
를 가지며,
상기 흡인 통로의 각각에 다른 타이밍으로 흡인력을 도입하도록 구성한다.
상기의 각 수단은 다음과 같이 작용한다.
본 발명에 의하면, 얼라인먼트 마크를 제공하는 마크 부재와 외부 접속 단자가 설치된 메탈 포스트가 소정의 위치 관계로 배치되기 때문에, 얼라인먼트 마크와 외부 접속용 단자도 소정의 위치 관계가 된다. 따라서, 얼라인먼트 마크의 위치를 화상 인식함으로써, 외부 접속용 단자의 위치를 판단할 수 있다. 마크 부재는 메탈 포스트와 같은 재질로 형성된다. 즉, 마크 부재는 메탈 포스트와 같은 방법에 의해 같은 공정에서 형성된다. 이것에 의해 얼라인먼트 마크를 설치하기 위한 공정을 별도로 설치할 필요가 없어져, 제조 공정이 간략화된다. 또, 마크 부재와 메탈 포스트가 같은 공정에 형성되기 때문에, 마크 부재와 메탈 포스트를 정밀도가 높은 위치 관계로 배치할 수 있다.
또, 마크 부재는 메탈 포스트와는 다른 형상으로 형성할 수 있으므로, 기존의 시험 장치의 인식 장치에 의해 얼라인먼트 마크를 인식하는데 바람직한 형상을 마크 부재의 형상으로서 선정할 수 있다. 또, 마크 부재의 형상은 용이하게 인식가능한 것에 더하여, 봉지 수지의 흐름을 저해하지 않도록 형상을 선정할 수 있으며, 수지 봉지에 악영향을 미치지 않고 마크 부재를 형성할 수 있다.
또한, 마크 부재가 메탈 포스트와 같은 재질로 형성되어 있으므로, 반도체 장치의 시험 공정에서 마크 부재를 전극으로서 이용하는 것이 가능해진다. 이것에 의해, 마크 부재는 얼라인먼트 마크를 제공할 뿐만 아니라, 반도체 장치의 시험에서 다른 기능도 제공할 수 있다.
본 발명에 의하면, 얼라인먼트 마크를 제공하는 마크 부재와 전극 패드가 소정의 위치 관계로 배치되기 때문에, 얼라인먼트 마크와 전극 패드도 소정의 위치 관계로 된다. 따라서, 얼라인먼트 마크의 위치를 화상 인식함으로써, 전극 패드의 위치를 판단할 수 있다. 마크 부재는 전극 패드와 같은 재질로 형성된다. 즉, 마크 부재는 전극 패드와 같은 방법에 의해 같은 공정에서 형성된다. 이것에 의해 얼라인먼트 마크를 설치하기 위한 공정을 별도로 설치할 필요가 없어져, 제조 공정이 간략화된다. 또, 마크 부재와 전극 패드가 같은 공정에 형성되기 때문에, 마크 부재와 전극 패드를 정밀도가 높은 위치 관계로 배치할 수 있다.
또, 마크 부재는 전극 패드와는 다른 형상으로 형성할 수 있으므로, 기존의 시험 장치의 인식 장치에 의해 얼라인먼트 마크를 인식하기에 바람직한 형상을 마크 부재의 형상으로서 선정할 수 있다.
또한, 마크 부재가 전극 패드와 같은 재질로 형성됨으로써, 반도체 장치의 시험 공정에서 마크 부재를 전극으로서 이용하는 것이 가능해진다. 이것에 의해, 마크 부재는 얼라인먼트 마크를 제공할 뿐만 아니라, 반도체 장치의 시험에서 다른 기능도 제공할 수 있다.
본 발명에 의하면, 얼라인먼트 마크를 원형 이외의 형상으로 함으로써, 얼라인먼트 마크의 윤곽에 급격한 변화를 가지게 할 수 있다. 이것에 의해, 얼라인먼트 마크의 인식율을 향상할 수 있다.
본 발명에 의하면, 얼라인먼트 마크의 폭은 메탈 포스트의 높이보다 큰 구성으로 된다. 얼라인먼트 마크의 폭은 마크 부재의 폭에 상당하며, 메탈 포스트의 높이는 마크 부재의 높이에 상당한다. 따라서, 마크 부재의 종횡비(폭/높이)가 1이상이 되어, 예를 들면 마크 부재를 도금법에 의해 형성하는 경우에, 마크 부재를 용이하게 형성할 수 있다.
본 발명에 의하면, 웨이퍼 상태에서 반도체 장치를 제조하는 공정에서 얼라인먼트 마크를 제공하는 마크 부재가 형성된다. 이 때문에, 웨이퍼 상태 그대로의 복수의 반도체 장치를 한 번에 시험할 수 있으며, 반도체 장치를 시험 장치에 탑재하는 공정이 간략화된다.
본 발명에 의하면, 마크 부재를 웨이퍼의 외주부에서의 재배선층 상에 적어도 2개 형성함으로써, 웨이퍼 상에 형성되어 있는 반도체 장치 내에 마크 부재를 형성하지 않고 얼라인먼트 마크를 제공할 수 있다. 1개의 웨이퍼 상에 형성된 반도체 장치는 정밀도가 높은 위치 관계를 유지하고 있으므로, 마크 부재는 적어도 2개 있으면 각 반도체 장치의 위치 결정으로서 충분하다.
본 발명에 의하면, 웨이퍼 상태에서의 반도체 장치에 재배선층을 설치하고, 웨이퍼의 외주부의 반도체 장치가 형성되지 않는 부분을 남기고 수지 봉지하기 때문에, 수지층과 재배선층과의 경계가 웨이퍼의 외주 측면이 아니라, 재배선층의 표면이 된다. 따라서, 금형에 의한 수지 봉지시에 금형의 맞춤선(parting line)에 발생하는 수지 버가 웨이퍼의 측면에 발생하지 않는다. 이 때문에, 웨이퍼 상태에서의 반도체 장치의 시험에서, 수지 버의 영향없이 웨이퍼를 핸들링할 수 있다. 또, 수지가 시험 장치 내에서 웨이퍼로부터 낙하하여 시험 장치 내에 퇴적하는 것을 방지할 수 있다.
본 발명에 의하면, 수지 봉지되지 않는 부분에 위치 인식용 얼라인먼트 마크를 형성함으로써, 얼라인먼트 마크를 봉지 수지면에 형성하는 것보다, 인식 판별하기 쉬운 마크를 형성할 수 있다. 즉, 수지 봉지하지 않은 웨이퍼면 또는 재배선층 면에 얼라인먼트 마크를 형성하는 경우는 마크 부재의 두께를 작게 할 수 있으며, 또, 봉지 수지의 유동성을 고려할 필요가 없기 때문에, 얼라인먼트 마크의 형상을 자유롭게 선택할 수 있다.
본 발명에 의하면, 스크라이브 라인에 따라 홈을 붙임으로써 홈의 바닥부에 노출한 웨이퍼를 얼라인먼트 마크 대신에 화상 인식하여 위치 결정의 기준으로 할 수 있다. 일반적으로 봉지 수지는 흑색이며, 웨이퍼는 백색 내지 은색이므로, 봉지 수지면에 붙여진 홈의 위치를 용이하게 화상 인식할 수 있다. 스크라이브 라인은 반도체 장치의 전극과 정밀도가 높은 위치 관계를 가지고 있으므로, 홈의 위치를 기준으로 하여 전극의 위치를 판단할 수 있다.
또, 스크라이브 라인에 따라 봉지 수지에 홈을 붙임으로써, 봉지 수지가 다수의 작은 영역으로 분할되어, 봉지 수지와 웨이퍼의 열팽창율의 차이에 기인한 웨이퍼의 뒤틀림을 억제할 수 있으며, 웨이퍼의 취급이 용이하게 된다.
홈은 다이싱 소오에 의해 형성할 수 있으며, 스크라이브 라인에 따라 형성되므로, 반도체의 시험이 종료된 후에, 홈에 따라 웨이퍼를 완전히 절단하므로 반도체 장치를 개별적으로 분리할 수 있다.
본 발명에 의하면, 모든 스크라이브 라인에 대하여 홈을 형성하지 않고, 웨이퍼의 뒤틀림을 억제하는데 충분한 정도의 수의 홈을 형성함으로써, 홈을 형성하는 공정을 단축할 수 있다.
본 발명에 의하면, 웨이퍼의 뒤틀림이 적은 부분에서 순차 흡인 고정하므로써, 큰 뒤틀림을 갖는 웨이퍼에서도 확실히 흡인 고정할 수 있다.
본 발명에 의하면, 흡인 통로의 각각에 다른 타이밍으로 흡인력을 도입하기 때문에, 진공 척 테이블 상의 웨이퍼의 부분에서, 뒤틀림이 가장 작은 부분으로부터 흡인 고정을 개시하고, 인접한 부분을 순차 흡인 고정함으로써, 큰 뒤틀림을 갖는 웨이퍼에서도 확실히 흡인 고정할 수 있다.
실시 형태
이하, 도면을 참조하여 본 발명에서의 실시 형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 평면도이며, 도 2는 본 발명의 제 1 실시 형태에 의한 반도체 장치의 단면도이다.
본 발명의 제1 실시 형태에 의한 반도체 장치(10)는 실리콘 웨이퍼(12)를 사용하여 형성하고, 복수의 반도체 장치(10)가 1개의 웨이퍼(12)에 형성된다. 또한, 도 1 및 도 2에는 반도체 장치(10)를 웨이퍼(12)로부터 개개로 잘라내기 전의 상태, 즉 웨이퍼 상태에서의 반도체 장치(10)를 나타낸다. 반도체 장치(10)는 도 2에 나타낸 바와 같이, 소위 칩 사이즈 패키지(CSP)로서 형성되어 있다. 즉, 반도체 장치(10)는 반도체 칩(14)상에 재배선층(18)이 형성되며, 재배선층(18)상에 메탈 포스트(구리 포스트)(16)가 형성되며, 메탈 포스트(16)가 봉지 수지(20)에 의해 봉지된 것이다. 메탈 포스트(16)의 정상면에는 돌기 전극으로서의 땜납볼(22)이 형성된다.
상술의 구성에서, 반도체 칩(14)의 전극은 재배선층(18)에 형성된 도체 패턴(도시하지 않음)에 의해, 마찬가지로 재배선층에 형성된 랜드(도시하지 않음)에 접속되어 있다. 메탈 포스트(16)는 이 랜드 상에, 무전해 도금법 등에 의해 금속을 퇴적함으로써 형성된다. 메탈 포스트(16)가 형성된 후, 봉지 수지(20)에 의해 메탈 포스트(16)를 봉지한다. 그 후, 메탈 포스트(16)의 단면에 땜납볼(22)을 형성한다.
본 발명의 제1 실시 형태에 의한 반도체 장치(10)에서는 상술한 메탈 포스트(16)를 형성하는 단계에서, 얼라인먼트 마크를 제공하는 마크 부재(24)를 재배선층(18)상에 형성한다. 마크 부재(24)는 메탈 포스트(16)의 형성 공정에서 동시에 형성된다. 따라서, 마크 부재(24)와 메탈 포스트(16)는 같은 재료로 형성된다.
마크 부재 상에는 땜납볼(22)이 형성되지 않으므로, 마크 부재(24)의 정상면은 반도체 장치(10)의 표면에 노출한다. 이 마크 부재(24)의 정상면이 얼라인먼트 마크에 상당하는 것이며, 후 공정의 시험 공정에서 반도체 장치(10)의 위치 정합에 사용된다.
상술한 바와 같이, 마크 부재(24)는 반도체 장치 제조 프로세스 기술에 의해 메탈 포스트(16)와 같은 공정으로 형성되기 때문에, 마크 부재(24)는 메탈 포스트(16)에 대하여 고 정밀도로 배치할 수 있다. 따라서, 마크 부재(24)에 의해 제공되는 얼라인먼트 마크는 메탈 포스트(16)상에 형성되는 땜납볼(22)에 대하여 고 정밀도로 배치된다. 그러므로, 시험 공정에서 얼라인먼트 마크를 화상 인식함으로써, 땜납볼(22)의 위치를 정확히 구할 수 있다.
다음에, 마크 부재(24)의 형상에 대하여 설명한다. 얼라인먼트 마크는 반도체 장치(10)가 웨이퍼 상태로 완성한 후에 행해지는 시험에서 사용된다. 이 시험은 반도체 장치(10)의 전극(땜납볼(22))에 촉침(프로브)을 접촉하여 행해지므로, 시험 장치에서 반도체 장치(10)를 정확히 위치 결정할 필요가 있다. 이 때문에, 시험 장치에는 위치 인식 카메라가 설치되어 있으며, 얼라인먼트 마크를 위치 인식 카메라로 인식하여 그 위치를 확인하고, 얼라인먼트 마크의 위치에서 반도체 장치(10)의 전극의 위치를 산출한다. 그리고, 구한 전극의 위치와 촉침(프로브)의 위치가 일치하도록 반도체 장치(10)를 이동한다.
도 3 및 도 4는 마크 부재의 수평 단면 형상을 원형으로 하고, 얼라인먼트 마크를 원형으로 한 경우의 화상 인식예를 나타낸다. 도 3a는 실제의 얼라인먼트 마크의 일례의 윤곽을 나타내며, 도 3b는 도 3a의 화상을 위치 인식 카메라로 화상 인식한 결과를 나타내는 도이다. 도 3a에 나타낸 바와 같이, 얼라인먼트 마크의 윤곽은 마크 부재(24)의 제조상의 요인에 의해 결함이나 일그러짐을 가지고 있다. 이러한 얼라인먼트 마크를 화상 인식하면, 도 3b에 나타낸 바와 같은 다각형으로서 인식된다.
또, 도 4a는 실제의 얼라인먼트 마크의 다른 일례의 윤곽을 나타내며, 도 4b는 도 4a의 화상을 위치 인식 카메라로 화상 인식한 결과를 나타내는 도이다. 여기서, 도 3a에 나타낸 얼라인먼트 마크의 화상 인식 결과, 즉 도 3b에 나타낸 형상과, 도 4a에 나타낸 얼라인먼트 마크의 화상 인식 결과, 즉 도 4b에 나타낸 형상과는 다른 것을 알 수 있다.
본래는 도 3a에 나타낸 얼라인먼트 마크와 도 4a에 나타낸 얼라인먼트 마크는 같은 원형으로서 인식되어야 하지만, 도 3b에서의 인식 결과와 도 4b에 나타낸 인식 결과는 다르다. 즉, 원형은 곡률이 일정하여, 형상에 현저한 변화가 없기 때문에, 윤곽의 사행이나 결함이 원형의 곡률보다 매우 크면, 이것이 최대의 특징으로서 취해진다. 따라서, 윤곽의 사행이나 결함이 다른 위치에 발생하면, 다른 형상으로서 인식된다.
한편, 직선 성분을 갖는 다각형의 얼라인먼트 마크는 오인식의 가능성이 낮다. 도 5는 다각형의 일례로서 정방형의 얼라인먼트 마크를 인식하는 경우의 인식예를 나타낸다. 도 5a 및 도 5b는 다른 결함이나 일그러짐을 갖는 정방형의 얼라인먼트 마크를 나타내며, 도 5c는 그 인식 결과를 나타낸다.
정방형의 변과 같은 직선 부분은 사행이 있어도 사행의 전후로부터 판단하여 전체로서 직선으로 인식할 수 있다. 이 때문에, 사행의 위치나 정도가 차이가 나도, 정방형과 같은 다각형은 그대로 정방형으로 인식하는 확률이 높다. 즉, 정방형을 다른 형상으로 오인식할 가능성은 낮다. 또, 도형의 최대의 특징은 그 변화점 혹은 변곡점이며, 다각형의 각부(코너)가 최대의 특징부이다. 따라서, 코너의 각도가 예각일수록, 코너 이상의 특징이 있는 사행이나 결함이 있을 가능성이 적게 되어, 도형의 인식율은 높게 된다.
또, 도 6a에 나타낸 바와 같이 인식 시야의 크기에 대하여 큰 원형의 마크인 경우, 곡률이 크기 때문에 윤곽의 변화율이 적다. 따라서, 사행이나 결함이 있는 경우, 도 6b에 나타낸 바와 같이 용이하게 마크를 다른 형상으로서 오인식한다. 또, 인식 시야에 마크 전체가 들어가지 않는 경우, 마크의 전체로서의 형상을 인식할 수 없고, 완전히 다른 도형으로 오인식한다.
한편, 도 7a에 나타낸 바와 같이 원형의 마크이어도, 인식 시야의 크기에 대하여 충분히 작으면, 도 7b에 나타낸 바와 같이 마크는 옳은 형상으로서 인식되고, 위치도 판단할 수 있다.
또, 직선 성분을 갖는 마크이어도, 인식 시야의 사이즈보다 큰 마크는 위치 차이에 의해 오인식되는 일이 있다. 즉, 도 8a에 나타낸 정방형의 마크와, 도 8b에 나타낸 정방형의 마크는 도 8c에 나타낸 바와 같이 인식되어, 같은 마크인 것으로 인식되는 경우가 있다. 이 경우, 정방형의 마크의 2변에 기초하여 마크의 형상을 인식하고 있지만, 정방형이면 4변의 특징에 기초하여 인식하는 편이 보다 정확히 인식할 수 있다. 마크의 외형의 전체를 인식하는데는 마크의 크기를 도 9에 나타낸 바와 같이 시야의 3/4 정도로 하는 것이 바람직하다. 이와 같이 함으로써, 인식 시야와 마크의 위치 차이가 있어도 어느 정도 위치 차이이면 마크 전체가 인식 시야 내에 들어가기 때문이다.
이상의 이유에 의해, 도 10a에 나타낸 바와 같이, 인식 시야의 1/4보다 작고, 정방형과 같은 직선 성분을 갖는 형상의 마크가 가장 바람직하다고 할 수 있다.
도 1 및 도 2에 나타낸 본 발명의 제1 실시 형태에 의한 반도체 장치(10)에서는 마크 부재(24)는 메탈 포스트(16)와 같은 높이에 형성된다. 즉, 마크 부재의 높이는 반도체 장치(10)의 봉지 수지(20)의 두께보다 크지 않으면 안 된다. 마크 부재(24)는 메탈 포스트와 같이 도금에 의해 형성되므로, 어느 정도의 높이를 확보하기 위해서는 저면의 면적을 크게 하지 않으면 안 된다. 즉 마크 부재(24)의 종단면의 종횡비(폭/높이)는 바람직하게는 1이상, 보다 바람직하게는 2정도이다.
기존의 프로버의 인식 카메라의 시야의 형상은 최대에서도 1변이 약 200μm의 정방형을 채용하고 있다. 따라서, 반도체 장치(10)의 봉지 수지(20)의 두께를 100μm로 하면 마크 부재(24)의 수평 단면인 정방형의 1변의 길이는 종횡비를 고려하면 100μm~150μm정도가 바람직하다. 또, 봉지 수지(20)의 성형시의 유동성을 고려하여, 마크 부재(24)의 정방형의 각부에 작은 환을 붙이는 것이 바람직하다.
상술한 바와 같이, 마크 부재(24)의 수평 단면의 크기는 마크 부재(24)의 높이에 의존한다. 그러므로, 봉지 수지(20)의 두께가 얇으면, 마크 부재의 높이도 대응하여 얇게 할 수 있으며, 이것에 의해 마크 부재(24)의 수평 단면을 보다 작게, 예를 들면 1변이 50μm의 정방형으로 할 수 있다. 이 경우, 프로버의 인식 시야에 대하여 얼라인먼트 마크가 작게 되므로, 얼라인먼트 마크의 인식율을 향상할 수 있다.
다음에, 본 발명의 제2 실시 형태에 대하여 도 11 및 도 12를 참조하면서 설명한다. 도 11은 본 발명의 제2 실시 형태에 의한 반도체 장치(30)의 평면도(s)이다. 도 12는 본 발명의 제2 실시 형태에 의한 반도체 장치(30)의 측면도이다. 또한, 도 11 및 도 12는 반도체 장치(30)가 웨이퍼에 의해 형성되어 잘라내기 전의 상태를 나타낸다.
반도체 장치(30)는 웨이퍼에 형성된 반도체 칩(32)과, 반도체 칩(32)상에 형 성된 재배선층(34)과, 재배선층(34)에 형성된 전극 패드(36)와, 전극 패드(36)상에 형성된 돌기 전극으로서의 땜납볼(38)로 된다. 재배선층(34)은 반도체 칩(32)의 전극을 반도체 칩(32)상의 소정의 위치에 배치하여 바로잡기 위하여 형성되는 것이다.
반도체 장치(30)는 수지 봉지를 행하지 않은 타입의 것이며, 본 발명의 제1 실시 형태에 의한 반도체 장치(10)와 같은 메탈 포스트는 형성되지 않는다. 따라서, 얼라인먼트 마크를 제공하는 마크 부재(40)는 재배선층(34)상에 형성된다. 마크 부재(40)는 재배선층(34)상에 형성된 땜납볼(38)용의 전극 패드(36)와 같은 공정으로 같은 방법에 의해 형성된다. 본 실시 형태에서, 전극 패드(36)는 폴리이미드 절연층 위에 구리 도금에 의해 형성되므로, 마크 부재(40)도 구리 도금에 의해 10μm정도의 두께로 형성된다. 따라서, 마크 부재(40)의 형상은 두께8(높이)에 의존하지 않고, 1변이 100μm이하인 정방형으로서 형성하는 것도 가능하다.
또, 수지 봉지하지 않기 때문에, 수지의 유동성을 고려할 필요가 없고, 얼라인먼트 마크의 형상은 비교적 자유롭게 선정할 수 있다. 도 13은 마크 부재(40)의 형상을 십자형으로 한 예를 나타낸다. 얼라인먼트 마크의 형상을 십자형으로 함으로써, 형상의 특징을 정방형보다 명확하게 인식할 수 있어서, 얼라인먼트 마크의 인식율을 보다 높일 수 있다.
또한, 본 실시 형태에 의한 반도체 장치(30)는 수지 봉지되지 않는 것이지만, 재배선층 및 전극 패드의 제조 방법으로서는 상술의 제1 실시 형태에 의한 반도체 장치(10)와 같다. 즉, 반도체 장치(10)는 반도체 장치(30)의 패드 전극(36) 상에 메탈 포스트를 도금법에 의해 형성하고, 마크 부재를 도금 방법에 의해 형성한 것이다. 따라서, 반도체 장치(30)는 메탈 포스트를 형성하기 전의 반도체 장치(10)와 같은 제조 방법으로 형성되어 있으며, 반도체 장치(30)는 반도체 장치(10)의 제조 공정 도중의 상태와 같다. 그러므로, 반도체 장치(10)를 제조 공정 도중의 단계에서 시험에 제공하는 것도 가능하다.
다음에, 본 발명의 제3 실시 형태에 대하여 도 14를 참조하면서 설명한다. 도 14는 본 발명의 제3 실시 형태에 의한 반도체 장치의 시험 방법으로 사용되는 웨이퍼 상태의 반도체 장치를 나타내는 평면도이다.
도 14에 나타낸 웨이퍼 상태의 반도체 장치에서는 얼라인먼트 마크가 웨이퍼의 외주부에 4개 설치되어 있다. 즉, 얼라인먼트 마크를 제공하는 마크 부재(50)가 웨이퍼의 외주부에 4개 설치되어 있다. 도 14에 나타낸 반도체 장치는 기본적으로 상술의 반도체 장치(10) 또는 반도체 장치(30)와 같은 구성을 갖는다. 단, 도 14에 나타낸 반도체 장치는 돌기 전극(땜납볼)이 반도체 장치의 표면 전체에 배치되어 있으므로, 마크 부재(50)를 형성하는 장소가 없든가, 또는 개개의 반도체 장치에 마크 부재(50)를 안정하게 형성할 수 없다. 그러므로, 웨이퍼의 표면 중, 반도체가 형성되는 부분 이외의 부분, 즉 웨이퍼의 외주 부분에 마크 부재(50)를 형성하고, 웨이퍼 상태 그대로 반도체 장치를 시험하는 것이다.
도 14에 나타낸 마크 부재(50)는 1변이 약 150μm인 정방형으로서 형성되어 있다. 반도체 장치는 웨이퍼 상태 그대로 반도체 시험 장치(프로버)에 탑재되고, 얼라인먼트 마크(마크 부재(50))를 인식 카메라에 의해 인식한다. 마크 부재(50) 의 인식 결과에 기초하여, 웨이퍼의 중심 위치를 산출하고, 각각의 반도체 장치의 돌기 전극(땜납볼)의 위치를 구하여, 프로브를 땜납볼에 접촉함으로써 반도체 장치를 시험한다. 웨이퍼 상태에서 시험된 반도체 장치는 시험 후에 개개의 반도체 장치로 잘라낸다.
다음에, 본 발명의 제4 실시 형태에 대하여 도 15를 참조하면서 설명한다. 본 발명의 제4 실시 형태에서는 본 발명의 제1 실시 형태에 의한 반도체 장치(10)와 같이 웨이퍼 상태에서 반도체 칩을 봉지 수지에 봉지하지만, 웨이퍼의 외주부를 남기고 수지 봉지하고, 그 외주부에 얼라인먼트 마크(마크 부재)(50)를 형성한다.
웨이퍼 상태의 반도체 칩 상에 재배선층(52)을 형성하고 메탈 포스트(도시하지 않음)를 형성한 후, 도 16에 나타낸 바와 같이, 웨이퍼 전체를 하형에 배치하고, 봉지 수지를 상형에 의해 형성한다. 즉, 상형의 저면이 웨이퍼 상의 재배선층(52)의 표면의 외주부에 접하도록, 상형의 봉지 수지를 형성하는 부분은 웨이퍼의 외형(직경)보다 작게 형성된다. 도 17a는 이러한 몰드형에 의해 수지 봉지된 웨이퍼 상태의 반도체 칩의 평면도이며, 도 17b는 측면도이다. 도 17에 나타낸 바와 같이, 도 15에 나타낸 몰드형으로 봉지한 웨이퍼 상태의 반도체 칩은 웨이퍼의 외주부 전체를 남기고 봉지 수지(54)에 의해 수지 봉지된다.
상술한 바와 같이 수지 봉지된 웨이퍼 상태의 반도체 장치에 대하여, 도 15b에 나타낸 바와 같이, 돌기 전극으로서의 땜납볼(56)이 형성된다. 그 후, 반도체 장치는 웨이퍼 상태 그대로 반도체 시험 장치에 공급되고, 도 14에 나타낸 반도체 장치와 같은 방법으로 땜납볼(56)의 위치를 인식하고, 프로브를 땜납볼(56)에 접촉 시키면서 시험이 행해진다.
또한, 도 18에 나타낸 바와 같이, 재배선층(52)을 웨이퍼의 외주부에는 형성하지 않고, 마크 부재(50)를 직접 웨이퍼 상에 형성해도 좋다. 웨이퍼를 노출시키는데는 재배선층의 형성 공정에서, 웨이퍼를 노출시키는 부분에 재배선층이 형성되지 않도록 마스크를 설치하면 좋다.
외주부를 남기고 수지 봉지한 웨이퍼 상태의 반도체 장치를 시험하는 경우, 다음과 같은 이점도 있다. 웨이퍼 상태에서 수지 봉지된 반도체 장치를 반도체 시험 장치에 탑재한 경우, 통상의 봉지 상태에서는 상형과 하형의 맞춤 부분(파팅 라인)이 웨이퍼의 외주 측면 부분으로 된다. 이 경우, 파팅 라인에 따라 웨이퍼의 반경 방향으로 봉지 수지의 버가 발생한다. 이 버가 붙은 채로의 웨이퍼 상태의 반도체 장치가 시험 장치에 탑재되면, 버가 시험 장치 내에서 떨어져 시험 장치 내에 축적될 염려가 있다.
한편, 웨이퍼의 외주부를 남기고 봉지하는 방법이면, 상형과 하형의 맞춤선은 웨이퍼의 표면 상으로 되며, 상형을 비교적 탄력성의 웨이퍼에 접하므로써 버의 발생을 감소할 수 있다. 또, 버가 발생해도 웨이퍼의 표면상이기 때문에, 버가 웨이퍼로부터는 떨어질 가능성이 적다. 따라서, 웨이퍼의 외주부를 남기고 수지 봉지하는 것은 봉지 수지의 버에 의한 반도체 시험 장치의 오염을 방지하는 효과가 있다.
또, 웨이퍼의 외주부에 수지 봉지되지 않는 부분을 남김으로써, 이 수지 봉지되지 않는 부분에 마크 부재(50)를 형성할 뿐만 아니라, 반도체 장치의 품종 코 드 등을 표현하는 기호나 마크를 설치할 수 있다.
웨이퍼의 외주부를 남기고 수지 봉지하는 방법으로서, 수지 봉지하고 싶지 않은 부분에 몰드 공정에서 사용하는 약간 두꺼운 템포러리 필름을 형성하든가 붙인 후 수지 봉지하고, 봉지 후에 템포러리 필름을 제거해도 좋다.
도 19는 웨이퍼 상태의 반도체 장치의 외주부의 일부만을 남기고 수지 봉지하여, 얼라인먼트 마크를 제공하는 마크 부재(50)를 형성한 예를 나타낸다. 이 예에서는 얼라인먼트 마크의 성형 자유도를 확보하면서, 반도체 장치를 봉지한 봉지 수지의 나머지가 웨이퍼 외주부에 삐져 나오기 때문에, 반도체 장치에서의 봉지 수지의 두께를 균일하게 유지할 수 있다는 이점을 갖는다.
다음에, 본 발명의 제5 실시 형태에 대하여 도 20을 참조하면서 설명한다. 도 20a는 본 발명의 제5 실시 형태에 의한 반도체 장치의 시험 방법에 사용되는 웨이퍼의 평면도이며, 도 20b는 웨이퍼의 측면도이다.
본 발명의 제5 실시 형태에 의한 반도체 장치의 시험 방법에서는 웨이퍼(60)로부터 잘라내기 전의 반도체 칩(62)상에 재배선층을 설치하고, 메탈 포스트를 형성하여 수지 봉지한다. 그리고, 개개의 반도체 장치로 잘라내기 위한 스크라이브 라인에 따라 봉지 수지에 홈(66)을 넣는다. 이 홈(66)은 다이싱(dicing) 공정과 같이 다이싱 소오(dicing saw)에 의해 형성한다. 즉, 도 20b에 나타낸 바와 같이, 다이싱 소오의 잘라내는 깊이를 적어도 봉지 수지(64)의 두께를 초과하도록 설정한다. 따라서, 홈(66)의 바닥부에 웨이퍼(60)가 노출한 상태가 된다.
봉지 수지(64)는 일반적으로 어두운 색(흑)이지만, 실리콘 웨이퍼(60)는 밝 은 색(은색 내지 백)이다. 따라서, 봉지 수지면에 형성된 상기 홈(66)의 바닥부는 인식 카메라에 의해 용이하게 인식할 수 있다. 특히, 홈과 홈의 교점은 얼라인먼트 마크로서 인식하는 것이 용이하다. 따라서, 이와 같이 스크라이브 라인에 따라 홈을 넣은 웨이퍼 상태의 반도체 장치를 그대로 반도체 시험 장치에 탑재하고, 홈을 얼라인먼트 마크 대신에 이용하여 위치 결정함으로써, 얼라인먼트 마크를 설치하지 않아도 반도체 장치 상의 전극 패드의 위치 정합을 정밀도 좋게 행할 수 있다.
또한, 도 20에 나타낸 웨이퍼(60)에서는 모든 스크라이브 라인에 대하여 홈(66)을 형성하고 있지만, 도 21에 나타낸 바와 같이, 수 개의 스크라이브 라인마다 홈(66)을 형성해도 좋다.
홈(66)은 얼라인먼트 마크의 대용이 될 뿐만 아니라, 웨이퍼(60)의 뒤틀림을 방지하는 효과도 가지고 있다. 웨이퍼 상태에서 봉지 수지(64)를 설치하면, 웨이퍼(60)와 봉지 수지(64)와의 열팽창율의 차이에 의해 웨이퍼(60)에 뒤틀림이 생긴다. 이 뒤틀림에 의해, 웨이퍼(60)는 봉지 수지(64)측이 열린 접시형으로 변형한다. 이러한 뒤틀림이 생긴 웨이퍼(60)를 진공 척으로 고정하려고 하면, 웨이퍼(60)의 주위측이 척 테이블로부터 부상한다. 이러한 상태에서는 아무리 진공 척 테이블에 의해 흡인해도, 공기가 새어 버려, 능숙하게 고정할 수 없다.
그런데, 웨이퍼(60)의 봉지 수지(64)에 홈(66)을 형성함으로써, 봉지 수지(64)는 작은 부분으로 분리된다. 그 결과, 웨이퍼(60)의 뒤틀림이 억제되어, 웨이퍼(60)를 확실히 진공 척에 의해 고정할 수 있다.
시험이 끝난 웨이퍼(60)는 다시 다이싱 공정을 거쳐, 이번은 완전히 절단되어 개개의 반도체 장치로 분리된다. 그 후, 봉지 수지면에 노출한 전극 패드에 돌기 전극으로서의 땜납볼이 형성된다. 또한, 웨이퍼 상태에서 땜납볼을 형성한 후에 홈(66)을 형성하여, 시험해도 좋다.
다음에, 상술의 반도체 장치의 시험에 사용하는 시험 장치에 대하여 설명한다.
도 22는 반도체 장치 시험 장치의 프로브 카드의 일례를 나타낸 도이며, 도 22a는 프로브 카드의 일부의 측면도, 도 22b는 프로브 카드의 일부의 평면도이다. 또, 도 23은 프로브 카드에 설치된 프로브의 단면도이다.
프로브 카드(70)에는 시험되는 반도체 장치의 전극 위치에 맞춘 프로브(72)가 설치되어 있다. 프로브(72)는 소위 POGO-PIN으로 불리는 수직 스프링 프로브이며, 도 23에 나타낸 바와 같이, 코일 스프링(74)에 의해 프로브(72)가 힘을 받고 있다. 이것에 의해, 프로브(72)는 축방향으로 거리(S)만큼 이동할 수 있으며, 반도체 장치의 땜납볼과의 접촉시에, 적당한 접촉 압력을 얻을 수 있다. 프로브(72)는 땜납볼에 접촉하기 쉽게 하기 위하여, 선단부의 직경은 약 300μm로 되며, 그 정상부에는 땜납볼에 대응한 오목부가 설치되어 있다.
프로브 카드(70)에는 프로브(72) 이외에 더미 프로브(76)가 설치되어 있다. 더미 프로브(76)는 프로브(72)와 같이 축방향으로 거리(S)만큼 이동할 수 있다. 더미 프로브(76)는 위치 인식 전용으로 설치된 프로브이며, 실제로 땜납볼과는 접촉하지 않는다. 더미 프로브(76)의 선단 부분의 직경은 100μm이하이며, 특히 정 상부에는 직경 30μm의 평탄 부분이 설치되어 있다. 더미 프로브(76)를 이러한 형상으로 한 것은 프로버(시험 장치)의 인식 카메라로는 직경 300μm의 프로브(72)를 인식하지 못하기 때문이며, 또, 평탄부가 없으면 초점을 맞추기 어렵기 때문이다.
프로브(72)를 위치 인식용 프로브로서 겸용한 경우, 프로브(72)는 돌기 전극과 접촉하기 때문에 오물이 부착되는 일이 있다. 특히, 돌기 전극으로서 땜납볼이 사용되는 경우는 고온 시험 등에서 땜납이 프로브(72)의 선단에 부착하기 쉽다. 프로브(72)의 선단에 오물이 부착된 경우, 프로브(72)의 인식 정밀도가 떨어질 가능성이 있다. 그러나, 상술한 바와 같이 인식 전용의 더미 프로브(76)를 설치함으로써, 인식해야 할 프로브의 오물에 의한 인식 정밀도의 악화를 방지할 수 있다. 특히, 더미 프로브(76)를 반도체 장치에 접촉하지 않는 구성으로 하면, 오물에 의한 오인식은 거의 전무로 할 수 있다.
더미 프로브(76)는 복수의 반도체 장치를 동시에 시험하는 경우는 반도체 장치의 각각에 대해서도 받을 필요는 없다. 도 24는 4개의 반도체 장치를 동시에 시험하는 경우의 인식 전용 더미 프로브(76)의 배치를 나타내는 예이며, 도 24a는 프로브 카드의 평면도, 도 24b는 프로브 카드의 측면도이다. 도 24에 나타낸 바와 같이, 인식 전용의 더미 프로브(76)는 4개의 반도체 장치에 대하여 2개 설치된다.
또, 도 25에 나타낸 예는 위치 인식용 더미 프로브(76)를 반도체 장치의 얼라인먼트 마크에 대응한 위치에 설치한 것이다. 도 25에 나타낸 반도체 장치는 도 1에 나타낸 반도체 장치(10)와 같은 구성이다. 즉, 프로버 카드의 프로브(72)와 더미 프로브(76)의 위치 관계는 반도체 장치의 마크 부재(24)와 땜납볼(22)의 위치 관계와 같다. 따라서, 시험 장치에서 더미 프로브(76)의 인식 위치와 얼라인먼트 마크(마크 부재(24))의 인식 위치가 일치하기 때문에, 더미 프로브의 위치와 얼라인먼트 마크의 위치 사이의 오프셋 값을 입력할 필요가 없다. 이 때문에, 오프셋 위치로서 잘못된 값을 입력하는 문제를 방지할 수 있다.
또, 도 26에 나타낸 바와 같이, 마크 부재(24)와 전극 패드를 전기적으로 접속하고, 더미 프로브가 마크 부재(24)에 접촉한 것을 시험 장치측에서 전기적으로 검출할 수 있도록 해도 좋다. 예를 들면, 반도체 장치의 마크 부재(24)를 재배선층 상에서 GND단자에 결선하고, 프로브 카드(70)의 더미 프로브(76)도 테스터 채널 또는 프로버의 I/0 포트에 결선한다. 이것에 의해, 더미 프로브의 전기적 레벨을 검출가능하게 한다. 또, 프로브(72)가 반도체 장치의 땜납볼(22)에 접촉했을 때에, 더미 프로브(76)가 마크 부재(24)에 적절히 접촉하도록 더미 프로브(76)의 높이 위치를 조정한다.
상기와 같은 구성으로 함으로써 이하의 효과를 얻을 수 있다.
1) 더미 프로브(76)가 마크 부재(24)와 접촉한 것을 검출하므로, 프로브(72)가 정상적으로 땜납볼(22)에 접촉하고 있다고 판단할 수 있다.
2) 더미 프로브(76)가 마크 부재(24)와 접촉한 것을 검출하므로, 프로브 카드(70)가 이 이상 반도체 장치에 접근해서는 안 되는 한계 위치에 있다고 판단할 수 있다.
3) 상기의 효과 1) 및 2)를 동시에 얻을 수도 있다. 즉, 도 27에 나타낸 바와 같이, 2개의 더미 프로브(76)를 설치하고, 1개는 상기 효과 1)를 얻을 수 있는 높이 위치에 설치하고, 다른 1개는 상기 효과 2)를 얻을 수 있는 높이 위치에 설치한다. 도 27에서, 좌측의 더미 프로브(76)가 프로브(72)와 땜납볼(22)과의 접촉을 판단하기 위한 프로브이며, 우측의 더미 프로브(76)가 프로브 카드(70)의 접근 한계 위치를 판단하기 위한 프로브이다.
또, 도 28에 나타낸 예는 프로브 카드와 시험되는 반도체 장치와의 평행도 및 위치 차이를 검출하기 위한 예이다. 즉, 도 28에서, 2개의 마크 부재(24)와, 그것에 대응하는 2개의 더미 프로브(76)가 설치되어 있다. 마크 부재(24)에 대한 더미 프로브(76)의 높이 위치는 같으며, 마크 부재(24)는 서로 결선되어 도통한다. 따라서, 2개의 더미 프로브(76)가 동시에 접촉하고 있는지 여부를 검출함으로써, 프로브 카드(70)와 반도체 장치의 평행도 및 회전 방향의 위치 차이(θ엇갈림)를 검출할 수 있다.
도 29는 도 14에 나타낸 웨이퍼 상태의 반도체 장치에서, 웨이퍼 맵 시스템에서 기준점으로서 사용되는 웨이퍼 맵 기점(78)을 얼라인먼트 마크(50)와 같은 방법으로 형성한 예이다. 웨이퍼 맵 시스템이란, 웨이퍼 상의 어떤 일점을 기점으로 하여 웨이퍼 상의 반도체 장치를 이 기점에서의 위치 정보와 함께 관리하는 시스템이다. 웨이퍼 맵 기점을 얼라인먼트 마크(50)와 같은 방법으로 형성함으로써, 반도체 칩이 웨이퍼 상태에서 반도체 장치로서 형성된 후에도 (즉 웨이퍼 상태에서 수지 봉지가 행해진 후에도) 웨이퍼 맵 시스템을 이용할 수 있다.
다음에, 웨이퍼 상태의 반도체를 시험하기 위한 프로버(웨이퍼 프로버)에 설치된 진공 척 테이블에 대하여 설명한다.
종래의 진공 척 테이블에서는 테이블의 표면에 5mm 간격 이상으로 수개의 흡인 홈을 설치한 것이었다. 그러나, 봉지 수지가 설치된 웨이퍼는 종래의 웨이퍼보다 뒤틀림이 크게 되므로, 종래와 같은 수개의 흡인 홈에서는 완전히 흡인 고정할 수 없는 경우가 생긴다. 이러한 문제를 회피하기 위하여, 웨이퍼 상태에서의 반도체 장치를 시험하는 경우, 진공 척 테이블의 흡인 홈의 간격을 좁히고, 홈의 수를 증가시킴으로써, 완전히 웨이퍼 상태의 반도체 장치를 고정하는 것이 가능해진다.
도 30은 진공 척 테이블(80)의 흡인 영역 전역에 걸쳐 2.5mm 간격으로 폭 0.5mm의 흡인 홈(82)을 설치한 경우의 예를 나타낸다. 이와 같이 흡인 홈(82)을 좁은 간격으로 배열함으로써, 웨이퍼에 큰 뒤틀림이 생겨도, 내측의 흡인 홈(82)으로부터 차례로 웨이퍼를 흡착할 수 있으므로, 최종적으로 웨이퍼 전체를 흡인할 수 있다. 또한, 도 30a는 진공 척 테이블(80)의 부분 단면 정면도, 도 30b는 진공 척 테이블(80)의 평면도, 도 30c는 진공 척 테이블(80)의 측면도이다.
또, 도 30b에 나타낸 바와 같이, 흡인 홈(82)은 수개씩 묶어서 진공원에로의 통로(도에서 점선으로 나타냄)에 접속되어 있다. 이러한 구성에서, 내측의 흡인 홈(82)으로부터 차례로 흡인함으로써, 흡인해야 할 웨이퍼에 뒤틀림이 있어도 확실히 흡인할 수 있다. 즉, 뒤틀림을 갖는 웨이퍼를 흡인하는 경우, 뒤틀림이 작고 진공 척 테이블에 가까운 웨이퍼의 부분에서부터 순차 흡인하여 감에 따라, 뒤틀림의 영향을 저감하면서 웨이퍼를 흡인 고정할 수 있다.
특히, 수지 봉지형의 반도체 장치를 웨이퍼 상태에서 형성한 경우, 웨이퍼에는 오목상의 뒤틀림이 발생된다. 이러한 웨이퍼 레벨에서 수지 봉지한 반도체 장 치를 진공 척 테이블(80)상에 배치한 경우, 웨이퍼의 외주부로 갈수록 점점 진공 척 테이블(80)의 배치면으로부터 멀어진다. 따라서, 도 30b에 나타낸 바와 같이, 진공 척 테이블(80)의 배치면에 가까운 부분, 즉 웨이퍼의 내측 부분에서 차례로 흡인함으로써(도에서, (1)->(2)->(3)->(4)의 순), 다음에 흡인하는 부분을 흡인 홈(82)에 접근하면서 흡인 고정을 할 수 있다. 이것에 의해, 뒤틀림이 큰 웨이퍼이어도, 확실히 흡인 고정할 수 있다.
또, 도 31은 진공 척 테이블의 다른 예의 평면도이다. 도 31에 나타낸 진공 척 테이블(86)에서는 흡인 홈(82)의 간격이 외측으로 갈수록 좁게 되도록 형성된다. 즉, 웨이퍼의 뒤틀림이 그다지 크지 않은 내측의 흡인 홈의 간격은 종래와 같이 5mm 간격으로 하고, 뒤틀림의 큰 외측은 흡인 홈(82)의 간격을 2.5mm로 하고 있다.
또, 도 32는 진공 척 테이블의 흡인 홈을 다수의 세공으로 치환한 예를 나타낸다. 도 32에서, 진공 척 테이블(90)은 테이블 본체(92)와 세공판(94)으로 된다. 테이블 본체(92)의 표면에는 복수의 동심원형의 홈(92a)이 형성되며, 각각이 진공원에 접속되어 있다. 세공판(94)은 테이블 본체(92) 위에 배치된다. 세공판(94)에는 다수의 가는 관통공(94a)이 설치되어 있다. 웨이퍼는 세공판(94) 위에 배치되며, 관통공(94a)에 의해 흡인되어 고정된다.
또한, 도 32a에서, 관통공(94a)은 그 일부만이 나타나 있으며, 실제로는 세공판(94)의 전면에 걸쳐 설치되어 있다. 또, 세공판(94)으로서 다공질의 재료로 된 판을 사용해도 좋다.
상술한 바와 같은 진공 척 테이블을 사용함으로써, 수지 봉지된 웨이퍼 상태의 반도체 장치를 확실히 고정할 수 있어서 반도체 시험을 확실히 할 수 있다.
다음에, 반도체 장치의 예비 시험(PT 시험)에서 불량으로 판정된 반도체 장치의 처리에 대하여 설명한다.
반도체 장치의 PT 시험이 웨이퍼 상태에서 행해지며, 그 결과 불량의 반도체 장치가 발견된 경우, 불량으로 판정된 반도체 장치에는 도 33에 나타낸 바와 같이 땜납볼을 형성하지 않도록 처리를 행한다.
대신에, 도 34에 나타낸 바와 같이, 불량으로 판정된 반도체 장치에도 땜납볼을 형성하지만, 불량으로 판정된 반도체 장치의 땜납볼을 눌러 깨던가, 혹은 제거한다.
또, 도 35에 나타낸 바와 같이, 불량으로 판정된 반도체에도 땜납볼을 형성하지만, 불량으로 판정된 반도체 장치의 땜납볼을 절연성 수지 등에 의해 피복한다.
이상과 같이 불량으로 판정된 반도체 장치가 그 후의 반도체 시험에서 전기적인 접촉을 할 수 없도록 한다. 이로써, 예를 들면, 불량의 원인이 DC 불량인 경우에, 프로브에서 잘못 접촉하여 과잉 전류를 흘려 프로브 카드 등을 손상시킨다는 문제를 회피할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 얼라인먼트 마크를 제공하는 마크 부재와 외부 접속 단자가 설치된 메탈 포스트가 소정의 위치 관계로 배치되기 때문에, 얼라인먼트 마크와 외부 접속용 단자도 소정의 위치 관계가 된다. 따라서, 얼라인먼트 마크의 위치를 화상 인식함으로써, 외부 접속용 단자의 위치를 판단할 수 있다. 마크 부재는 메탈 포스트와 같은 재질로 형성된다. 즉, 마크 부재는 메탈 포스트와 같은 방법에 의해 같은 공정에서 형성된다. 이로써 얼라인먼트 마크를 설치하기 위한 공정을 별도로 설치할 필요가 없어져, 제조 공정이 간략화된다. 또, 마크 부재와 메탈 포스트가 같은 공정으로 형성되기 때문에, 마크 부재와 메탈 포스트를 정밀도 높은 위치 관계로 배치할 수 있다.
또, 마크 부재는 메탈 포스트와는 다른 형상으로 형성할 수 있으므로, 기존의 시험 장치의 인식 장치에 의해 얼라인먼트 마크를 인식하는데 바람직한 형상을 마크 부재의 형상으로서 선정할 수 있다. 또, 마크 부재의 형상은 용이하게 인식가능한 것에 더하여, 봉지 수지의 흐름을 저해하지 않도록 형상을 선정할 수 있으며, 수지 봉지에 악영향을 미치지 않고 마크 부재를 형성할 수 있다.
또한, 마크 부재가 메탈 포스트와 같은 재질로 형성되어 있으므로, 반도체 장치의 시험 공정에서 마크 부재를 전극으로서 이용하는 것이 가능해진다. 이것에 의해, 마크 부재는 얼라인먼트 마크를 제공할 뿐만 아니라, 반도체 장치의 시험에서 다른 기능도 제공할 수 있다.
또, 본 발명에 의하면, 얼라인먼트 마크를 제공하는 마크 부재와 전극 패드가 소정의 위치 관계로 배치되기 때문에, 얼라인먼트 마크와 전극 패드도 소정의 위치 관계로 된다. 따라서, 얼라인먼트 마크의 위치를 화상 인식함으로써, 전극 패드의 위치를 판단할 수 있다. 마크 부재는 전극 패드와 같은 재질로 형성된다. 즉, 마크 부재는 전극 패드와 같은 방법에 의해 같은 공정에서 형성된다. 이것에 의해 얼라인먼트 마크를 설치하기 위한 공정을 별도로 설치할 필요가 없어져, 제조 공정이 간략화된다. 또, 마크 부재와 전극 패드가 같은 공정으로 형성되기 때문에, 마크 부재와 전극 패드를 정밀도가 높은 위치 관계로 배치할 수 있다.
또, 마크 부재는 전극 패드와는 다른 형상으로 형성할 수 있으므로, 기존의 시험 장치의 인식 장치에 의해 얼라인먼트 마크를 인식하기에 바람직한 형상을 마크 부재의 형상으로서 선정할 수 있다.
또한, 마크 부재가 전극 패드와 같은 재질로 형성됨으로써, 반도체 장치의 시험 공정에서 마크 부재를 전극으로서 이용하는 것이 가능해진다. 이것에 의해, 마크 부재는 얼라인먼트 마크를 제공할 뿐만 아니라, 반도체 장치의 시험에서 다른 기능도 제공할 수 있다.
본 발명에 의하면, 얼라인먼트 마크를 원형 이외의 형상으로 함으로써, 얼라인먼트 마크의 윤곽에 급격한 변화를 가지게 할 수 있다. 이것에 의해, 얼라인먼트 마크의 인식율을 향상할 수 있다.
본 발명에 의하면, 얼라인먼트 마크의 폭은 메탈 포스트의 높이보다 큰 구성으로 된다. 얼라인먼트 마크의 폭은 마크 부재의 폭에 상당하며, 메탈 포스트의 높이는 마크 부재의 높이에 상당한다. 따라서, 마크 부재의 종횡비(폭/높이)가 1이상이 되어, 예를 들면 마크 부재를 도금법에 의해 형성하는 경우에, 마크 부재를 용이하게 형성할 수 있다.
본 발명에 의하면, 웨이퍼 상태에서 반도체 장치를 제조하는 공정에서 얼라인먼트 마크를 제공하는 마크 부재가 형성된다. 이 때문에, 웨이퍼 상태 그대로의 복수의 반도체 장치를 한 번에 시험할 수 있으며, 반도체 장치를 시험 장치에 탑재하는 공정이 간략화된다.
본 발명에 의하면, 마크 부재를 웨이퍼의 외주부에서의 재배선층 상에 적어도 2개 형성함으로써, 웨이퍼 상에 형성되어 있는 반도체 장치 내에 마크 부재를 형성하지 않고 얼라인먼트 마크를 제공할 수 있다. 1개의 웨이퍼 상에 형성된 반도체 장치는 정밀도가 높은 위치 관계를 유지하고 있으므로, 마크 부재는 적어도 2개 있으면 각 반도체 장치의 위치 결정으로서 충분하다.
본 발명에 의하면, 웨이퍼 상태에서의 반도체 장치에 재배선층을 설치하고, 웨이퍼의 외주부의 반도체 장치가 형성되지 않는 부분을 남기고 수지 봉지하기 때문에, 수지층과 재배선층과의 경계가 웨이퍼의 외주 측면이 아니라, 재배선층의 표면이 된다. 따라서, 금형에 의한 수지 봉지시에 금형의 맞춤선(파팅 라인)에 발생하는 수지 버가 웨이퍼의 측면에 발생하지 않는다. 이 때문에, 웨이퍼 상태에서의 반도체 장치의 시험에서, 수지 버의 영향없이 웨이퍼를 핸들링할 수 있다. 또, 수지가 시험 장치 내에서 웨이퍼로부터 낙하하여 시험 장치 내에 퇴적하는 것을 방지할 수 있다.
본 발명에 의하면, 수지 봉지되지 않는 부분에 위치 인식용 얼라인먼트 마크를 형성함으로써, 얼라인먼트 마크를 봉지 수지면에 형성하는 것보다, 인식 판별하기 쉬운 마크를 형성할 수 있다. 즉, 수지 봉지하지 않은 웨이퍼면 또는 재배선층 면에 얼라인먼트 마크를 형성하는 경우는 마크 부재의 두께를 작게 할 수 있으며, 또, 봉지 수지의 유동성을 고려할 필요가 없기 때문에, 얼라인먼트 마크의 형상을 자유롭게 선택할 수 있다.
본 발명에 의하면, 스크라이브 라인에 따라 홈을 붙임으로써 홈의 바닥부에 노출한 웨이퍼를 얼라인먼트 마크 대신에 화상 인식하여 위치 결정의 기준으로 할 수 있다. 일반적으로 봉지 수지는 흑색이며, 웨이퍼는 백색 내지 은색이므로, 봉지 수지면에 붙여진 홈의 위치를 용이하게 화상 인식할 수 있다. 스크라이브 라인은 반도체 장치의 전극과 정밀도가 높은 위치 관계를 가지고 있으므로, 홈의 위치를 기준으로 하여 전극의 위치를 판단할 수 있다.
또, 스크라이브 라인에 따라 봉지 수지에 홈을 붙임으로써, 봉지 수지가 다수의 작은 영역으로 분할되어, 봉지 수지와 웨이퍼의 열팽창율의 차이에 기인한 웨이퍼의 뒤틀림을 억제할 수 있으며, 웨이퍼의 취급이 용이하게 된다.
홈은 다이싱 소오에 의해 형성할 수 있으며, 스크라이브 라인에 따라 형성되므로, 반도체의 시험이 종료된 후에, 홈에 따라 웨이퍼를 완전히 절단하므로 반도체 장치를 개별적으로 분리할 수 있다.
본 발명에 의하면, 모든 스크라이브 라인에 대하여 홈을 형성하지 않고, 웨이퍼의 뒤틀림을 억제하는데 충분한 정도의 수의 홈을 형성함으로써, 홈을 형성하는 공정을 단축할 수 있다.
본 발명에 의하면, 웨이퍼의 뒤틀림이 적은 부분에서 순차 흡인 고정하므로, 큰 뒤틀림을 갖는 웨이퍼에서도 확실히 흡인 고정할 수 있다.
본 발명에 의하면, 흡인 통로의 각각에 다른 타이밍으로 흡인력을 도입하기 때문에, 진공 척 테이블 상의 웨이퍼의 부분에서, 뒤틀림이 가장 작은 부분으로부터 흡인 고정을 개시하고, 인접한 부분을 순차 흡인 고정함으로써, 큰 뒤틀림을 갖는 웨이퍼에서도 확실히 흡인 고정할 수 있다.

Claims (12)

  1. 복수의 전극을 갖는 반도체 소자와,
    복수의 전극 패드 및 도체 패턴을 갖고, 상기 반도체 소자의 전극을 상기 각 전극 패드에 접속하는 재배선층과,
    각각 제 1 형상 및 제 1 사이즈를 갖고, 상기 재배선층의 전극 패드 상에 형성된 복수의 메탈 포스트(metal post)로서, 외부 접속용 전극이 설치되도록 구성된 메탈 포스트와,
    제 2 형상 및 제 2 사이즈를 갖고, 상기 메탈 포스트와 소정의 위치 관계로 배치된 얼라인먼트 마크(alignment mark)를 제공하는 적어도 하나의 마크 부재를 포함하고,
    상기 마크 부재는 상기 메탈 포스트와 동일한 방법에 의해 동일한 공정에서 형성되고,
    상기 제 1 형상 및 상기 제 1 사이즈는 상기 제 2 형상 및 상기 제 2 사이즈와 서로 다른 것을 특징으로 하는 반도체 장치.
  2. 복수의 전극을 갖는 반도체 소자와,
    상기 반도체 소자의 전극을 소정의 위치에 배치된 전극 패드에 접속하기 위한 재배선층과,
    상기 전극 패드와 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 마크 부재를 포함하고,
    상기 마크 부재는 상기 전극 패드와 동일한 방법에 의해 동일한 공정에서 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 얼라인먼트 마크는 원형 이외의 형상인 것을 특징으로 하는 반도체 장치.
  4. 복수의 전극을 갖는 반도체 소자와,
    상기 반도체 소자의 전극을, 각각 제 1 형상 및 제 1 사이즈를 갖고 재배선층의 소정의 위치에 배치된 복수의 전극 패드에 접속하는 재배선층과,
    제 2 형상 및 제 2 사이즈를 갖고, 상기 전극 패드와의 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 적어도 하나의 마크 부재를 포함하고,
    상기 마크 부재는 상기 전극 패드와 동일한 방법에 의해서 동일한 공정에서 형성되고,
    상기 제 1 형상 및 상기 제 1 사이즈는 상기 제 2 형상 및 상기 제 2 사이즈와 서로 다른 것을 특징으로 하는 반도체 장치.
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  7. 복수의 전극을 갖는 반도체 소자와,
    복수의 전극 패드 및 도체 패턴을 갖고, 상기 반도체 소자의 전극을 상기 각 전극 패드에 접속하는 재배선층과,
    상기 재배선층의 전극 패드 상에 형성된 복수의 메탈 포스트와,
    상기 메탈 포스트 중 하나와 이 메탈 포스트 중 하나의 상부에 부착된 돌기 전극을 포함하는 적어도 하나의 전극부와,
    상기 전극부와의 소정의 위치 관계로 배치된 얼라인먼트 마크를 제공하는 적어도 하나의 마크 부재로서, 상기 메탈 포스트 중 하나를 포함하고 상기 돌기 전극이 없는 마크 부재를 포함하고,
    상기 마크 부재는 상기 메탈 포스트와 동일한 방법에 의해서 동일한 공정에서 형성되는 것을 특징으로 하는 반도체 장치.
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