JP4987910B2 - 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 - Google Patents
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Description
このため、ポスト電極形成後の各工程におけるアライメントは、封止材から露出されたポスト電極上面の形状をアライメントマークとして行っているが、このようにすると、アライメントマークとしてのポスト電極とそうでないポスト電極との識別が困難となり、誤認識率の高いものとなっていた。
請求項2に記載の発明は、請求項1に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と異なることを特徴とするものである。
請求項3に記載の発明は、請求項1に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と同じであることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記半導体基板の前記アライメントマーク形成領域の周囲に、前記半導体素子形成領域と同じ平面サイズを有し、ポスト電極を有しない複数の非半導体素子形成領域が設けられていることを特徴とするものである。
請求項5に記載の発明は、請求項1に記載の発明において、前記保護膜上に前記ポスト電極および前記アライメント用ポスト電極を形成した後、前記保護膜上における前記ポスト電極および前記アライメント用ポスト電極の周囲に封止膜を形成することを特徴とするものである。
請求項6に記載の発明は、請求項5に記載の発明において、前記封止膜を形成した後、前記封止膜、前記ポスト電極および前記アライメント用ポスト電極の上面側を研磨して、前記ポスト電極および前記アライメント用ポスト電極の上面を前記封止膜の上面と面一にすることを特徴とするものである。
請求項7に記載の発明は、半導体素子のマークの製造方法において、複数の集積回路および前記各集積回路に接続された複数の接続パッドを有する半導体基板を準備し、前記複数の接続パッドの上面を含む前記半導体基板の上面全体を絶縁膜および保護膜で順次覆い、前記絶縁膜および前記保護膜に形成された開口部を介して前記接続パッドに接続されたポスト電極を設けて複数の半導体素子形成領域を形成すると共に前記集積回路を覆う前記保護膜上にアライメント用ポスト電極を設けて前記半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、前記アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、マークを形成することを特徴とするものである。
請求項8に記載の発明は、半導体素子のダイシング方法において、複数の集積回路および前記各集積回路に接続された複数の接続パッドを有する半導体基板を準備し、前記複数の接続パッドの上面を含む前記半導体基板の上面全体を絶縁膜および保護膜で順次覆い、前記絶縁膜および前記保護膜に形成された開口部を介して前記接続パッドに接続されたポスト電極を設けて複数の半導体素子形成領域を形成すると共に前記集積回路を覆う前記保護膜上にアライメント用ポスト電極を設けて前記半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、前記アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、ダイシングを行うことを特徴とするものである。
6 下地金属層
7 再配線
8 ポスト電極
9 封止膜
10 半田ボール
11 アライメント用ポスト電極
21 半導体素子形成領域
22 アライメントマーク形成領域
23 メッキレジスト膜
24 第1の露光マスク
25 第2の露光マスク
41 非半導体素子形成領域
42 第3の露光マスク
Claims (8)
- 複数の集積回路および前記各集積回路に接続された複数の接続パッドを有する半導体基板を準備し、前記複数の接続パッドの上面を含む前記半導体基板の上面全体を絶縁膜および保護膜で順次覆い、前記絶縁膜および前記保護膜に形成された開口部を介して前記接続パッドに接続されたポスト電極を設けて複数の半導体素子形成領域を形成すると共に前記集積回路を覆う前記保護膜上にアライメント用ポスト電極を設けて前記半導体素子形成領域と同じ平面サイズを有する複数のアライメントマーク形成領域を形成し、前記アライメントマーク形成領域に形成されたアライメント用ポスト電極の上面形状をアライメントマークとして使用して、前記ポスト電極上に半田層を形成することを特徴とする半導体素子の半田層の製造方法。
- 請求項1に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と異なることを特徴とする半導体素子の半田層の製造方法。
- 請求項1に記載の発明において、前記アライメント用ポスト電極の平面形状は前記ポスト電極の平面形状と同じであることを特徴とする半導体素子の半田層の製造方法。
- 請求項1に記載の発明において、前記半導体基板の前記アライメントマーク形成領域の周囲に、前記半導体素子形成領域と同じ平面サイズを有し、ポスト電極を有しない複数の非半導体素子形成領域が設けられていることを特徴とする半導体素子の半田層の製造方法。
- 請求項1に記載の発明において、前記保護膜上に前記ポスト電極および前記アライメント用ポスト電極を形成した後、前記保護膜上における前記ポスト電極および前記アライメント用ポスト電極の周囲に封止膜を形成することを特徴とする半導体素子の半田層の製造方法。
- 請求項5に記載の発明において、前記封止膜を形成した後、前記封止膜、前記ポスト電極および前記アライメント用ポスト電極の上面側を研磨して、前記ポスト電極および前記アライメント用ポスト電極の上面を前記封止膜の上面と面一にすることを特徴とする半導体素子の半田層の製造方法。
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