KR101159002B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

소정의 서로 인접하는 2개의 배선(7)의 접속패드부(7b) 사이에 형성된 5개의 연장선(7c) 및 그 양측에 있어서의 서로 인접하는 2개의 접속패드부(7b)의 주변부를 포함하는 제 1 절연막(5)의 상면에, 스크린 인쇄법이나 잉크젯법 등에 의해, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)을 형성한다. 이 경우, 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분이 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 쉬운 영역이므로, 이 영역만을 제 2 절연막(10)으로 덮으면, 해당 영역에서 일렉트로 마이그레이션에 기인하는 쇼트를 발생하기 어렵게 할 수 있다. 그 결과, 제 2 절연막(10)의 형성영역을 가급적 작게 할 수 있고, 이것에 의해 반도체 웨이퍼(21)가 잘 휘지 않도록 할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
일본국 특허공개공보 제2008-244383호에는 CSP(chip size package)라 불리는 것이 알려져 있다. 이 반도체 장치는 반도체 기판을 구비하고 있다. 반도체 기판의 상면에는 제 1 절연막이 설치되어 있다. 제 1 절연막의 상면에는 복수의 배선이 설치되어 있다. 배선의 접속패드부 상면에는 주상(기둥형상)전극이 설치되어 있다. 배선의 표면, 주상전극의 외주면 및 제 1 절연막의 상면에는 제 2 절연막이 설치되어 있다. 주상전극의 외주면에 설치된 제 2 절연막의 주위에 있어서의 제 2 절연막의 상면에는 밀봉막이 설치되어 있다. 주상전극의 상면에는 땜납 볼이 설치되어 있다.
이 경우, 제 2 절연막은 밀봉막의 재료인 에폭시계 수지보다도 흡수율이 작은 재료인 폴리이미드계 수지 등에 의해서 형성되고, 배선 상호간의 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 어렵게 하기 위한 것이다. 즉, 제 2 절연막을 형성하지 않는 경우에는 배선이 에폭시계 수지로 이루어지는 밀봉막에 의해서 직접 덮이기 때문에, 일렉트로 마이그레이션의 발생에 의해, 배선 중의 금속(동)이 이온화되어 용출하고, 이 용출한 이온이 밀봉막 중으로 확산하고, 배선 상호간에 쇼트가 발생하는 경우가 있다.
그래서, 밀봉막의 재료인 에폭시계 수지보다도 흡수율이 작은 재료인 폴리이미드계 수지 등으로 이루어지는 제 2 절연막으로 배선을 덮으면, 일렉트로 마이그레이션이 발생하기 어려워지고, 더 나아가서는 배선 상호간의 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 어렵게 할 수 있다.
그런데, 상기 종래의 반도체 장치의 제조방법에서는 웨이퍼 상태의 반도체 기판(이하, 반도체 웨이퍼라 함)상에 있어서의 배선의 표면, 주상전극의 외주면 및 제 1 절연막의 상면 전체에, 스핀 코트법 등에 의해, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막을 형성하고 있으므로, 제 2 절연막의 경화에 수반하는 수축에 의해, 반도체 웨이퍼에 비교적 큰 휨이 발생하고, 그 이후의 공정에 반도체 웨이퍼의 휨에 기인하는 지장을 초래하는 경우가 있다고 하는 문제가 있다.
그래서, 본 발명은 제 1 절연막상에 제 2 절연막을 형성해도, 반도체 웨이퍼가 잘 휘지 않도록 할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 하나의 양태에 의하면, 제 1 절연막과, 상기 제 1 절연막 상에 설치되고, 접속패드부 및 연장선을 갖는 복수의 배선과, 상기 배선을 포함하는 상기 제 1 절연막 상의 일부에 설치된 제 2 절연막을 구비하고, 적어도 서로 인접하는 상기 접속패드부 사이에 배치되어 있는 복수의 상기 연장선들 사이의 간격이 가장 밀한 부분은 상기 제 2 절연막으로 덮여 있는 반도체 장치가 제공된다.
본 발명의 다른 양태에 의하면, 반도체 기판과, 상기 반도체 기판 상에 설치된 제 1 절연막과, 상기 제 1 절연막 상에 설치된 하층 배선과, 상기 하층 배선의 전부를 포함하는 상기 제 1 절연막 상의 일부에 설치된 제 2 절연막과, 상기 제 1 절연막 위 및 제 2 절연막 상에 설치된 배선을 구비하고 있는 반도체 장치가 제공된다.
본 발명의 다른 양태에 의하면, 제 1 절연막 상에 배치된 접속패드부를 갖는 복수의 배선의 연장선들이 서로 평행하게 된 상태에서, 최외주에 배치된 서로 인접하는 상기 접속패드부 사이를 통과해서 연장돌출되도록 상기 연장선들을 형성하고, 적어도 서로 인접하는 상기 접속패드부 사이에 배치되어 있는 복수의 연장선들 사이의 간격이 가장 밀한 부분에는 상기 연장선을 덮도록 제 2 절연막을 형성하는 반도체 장치의 제조방법이 제공된다.
본 발명의 다른 양태에 의하면, 제 1 절연막 상에 하층 배선을 형성하고, 상기 하층 배선의 전부를 포함하는 상기 제 1 절연막 상의 일부에 제 2 절연막을 형성하고, 상기 제 2 절연막 상을 포함하는 상기 제 1 절연막 상에 배선을 형성하는 반도체 장치의 제조방법이 제공된다.
본 발명에 따르면, 제 1 절연막 상의 일부에 제 2 절연막을 형성하고 있으므로, 제 2 절연막의 형성영역을 가급적 작게 할 수 있고, 따라서 제 2 절연막이 경화해서 수축해도, 반도체 웨이퍼가 잘 휘지 않도록 할 수 있다.
도 1은 본 발명의 제 1 실시형태로서의 반도체 장치의 주요부의 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 대략 따르는 부분의 단면도.
도 3은 도 1 및 도 2에 나타내는 반도체 장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 본 발명의 제 2 실시형태로서의 반도체 장치의 주요부의 평면도.
도 14는 도 13의 ⅩⅣ-ⅩⅣ선을 대략 따르는 부분의 단면도.
도 15는 도 13 및 도 14에 나타내는 반도체 장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 본 발명의 제 3 실시형태로서의 반도체 장치의 주요부의 평면도.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태로서의 반도체 장치의 주요부의 평면도를 나타내고, 도 2는 도 1의 Ⅱ-Ⅱ선을 대략 따르는 부분의 단면도를 나타낸다. 이 경우, 도 1은 도 2의 밀봉막(12) 및 땜납 볼(13)을 생략한 상태의 평면도를 나타낸다. 이 반도체 장치는 일반적으로는 CSP라 불리는 것이며, 평면 방형상의 실리콘 기판(반도체 기판)(1)을 구비하고 있다. 실리콘 기판(1)의 상면에는 소정 기능의 집적회로를 구성하는 소자, 예를 들면 트랜지스터, 다이오드, 저항, 콘덴서 등의 소자(도시하지 않음)가 형성되고, 그 상면 주변부에는 상기 집적회로의 각 소자에 접속된 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(3)가 설치되어 있다.
실리콘 기판(1)의 주변부 및 접속패드(2)의 중앙부를 제외한 실리콘 기판(1)의 상면에는 산화실리콘 등으로 이루어지는 패시베이션막(3)이 설치되고, 접속패드(2)의 중앙부는 패시베이션막(3)에 설치된 개구부(4)를 통해 노출되어 있다. 패시베이션막(3)의 상면에는 폴리이미드계 수지 등으로 이루어지는 제 1 보호막(제 1 절연막)(5)이 설치되어 있다. 패시베이션막(3)의 개구부(4)에 대응하는 부분에 있어서의 제 1 절연막(5)에는 개구부(6)가 설치되어 있다.
제 1 절연막(5)의 상면에는 복수의 배선(7)이 설치되어 있다. 배선(7)은 제 1 절연막(5)의 상면에 설치된 동 등으로 이루어지는 하지 금속층(8)과, 하지 금속층(8)의 상면에 설치된 동(Cu)으로 이루어지는 상부 금속층(9)의 2층 구조로 되어 있다. 배선(7)의 일단부는 패시베이션막(3) 및 제 1 절연막(5)의 개구부(4, 6)를 통해 접속패드(2)에 접속되어 있다.
여기서, 배선(7)은 접속패드(2)에 접속된 단부(7a)와, 후술하는 주상전극(11)의 대좌(시트)로 되는 평면 원형상의 접속패드부(7b)와, 그 사이의 연장선(extension line)(7c)으로 이루어져 있다. 그리고, 배선(7)의 접속패드부(7b)는 제 1 절연막(5)의 상면에 매트릭스 형상으로 배치되어 있다. 이 때문에, 내측(도 1에서는 상측)에 배치된 접속패드부(7b)를 갖는 배선(7)의 연장선(7c)은 외측(도 1에서는 하측)에 배치된 서로 인접하는 2개의 배선(7)의 접속패드부(7b) 사이를 통과해서 연장돌출되어 있다.
특히, 외측에서 1번째(최외주) 및 2번째에 배치된 서로 인접하는 2개의 접속패드부(7b) 사이에 있어서는 연장선(7c)이 가급적 많게, 예를 들면 5개 통과해서 연장돌출되어 있는 영역이 있다. 또, 이 5개의 연장선(7c)들은 서로 평행하게 된 상태에서 배치된 부분을 갖고, 외측에서 3번째, 4번째 및 5번째에 배치된 접속패드부(7b)에 각각 접속되어 있다.
그리고, 해당 5개의 연장선(7c)들이 서로 평행하게 된 영역에 있어서는 연장선(7c)들의 간격이 가장 작아진다. 이 때문에, 이와 같은 영역에 있어서의 연장선(7c)들 상호 간에 있어서는 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 쉽다. 그래서, 이 반도체 장치에서는 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분 및 그 양측에 있어서의 서로 인접하는 2개의 접속패드부(7b)의 주변부를 포함하는 제 1 절연막(5)의 상면에, 제 2 절연막(10)이 상면에서 보아 띠형상이고 직선형상으로 설치되어 있다. 즉, 적어도 서로 인접하는 상기 접속패드부(7b) 사이에 배치되어 있는 복수의 상기 연장선(7c)들 사이의 간격이 가장 밀한 부분은 상기 제 2 절연막(10)으로 덮여 있다. 연장방향에 대해 직행하는 간격 x는 간격 y보다 작다. 이 경우, 제 2 절연막(10)은 후술하는 밀봉막(12)의 재료인 에폭시계 수지보다도 흡수율이 작은 재료인 폴리이미드계 수지 등으로 이루어져 있다.
이것에 의해, 해당 5개의 연장선(7c)들이 서로 평행하게 된 부분은 그 중의 2개의 연장선(7c)들이 평행하게 된 부분도 포함하여, 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 어렵게 할 수 있다. 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분이 2개소 이상 있는 경우에는 제 2 절연막(10)도 2개소 이상에 배치되어 있다. 또한, 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분 및 그 근방에 있어서의 제 1 절연막(5)의 상면에만 띠 형상이고 직선 형상의 제 2 절연막(10)을 설치하도록 해도 좋다.
배선(7)의 접속패드부(7b) 상면에는 동으로 이루어지는 평면 원형상의 주상전극(11)이 설치되어 있다. 실리콘 기판(1)의 주변부 상면, 배선(7)을 포함하는 제 1 절연막(5)의 상면 및 제 2 절연막(10)의 상면에 있어서 주상전극(11)의 주위에는 에폭시계 수지로 이루어지는 밀봉막(12)이 설치되어 있다. 여기서, 주상전극(11)은 그 상면이 밀봉막(12)의 상면과 동일 높이 내지 수 ㎛ 낮아지도록 설치되어 있다. 주상전극(11)의 상면에는 땜납 볼(13)이 설치되어 있다.
다음에, 이 반도체 장치의 제조방법의 일예에 대해 설명한다. 우선, 도 3에 나타내는 바와 같이, 웨이퍼 상태의 실리콘 기판(이하, 반도체 웨이퍼(21)라 함)의 상면에 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(2), 산화실리콘 등으로 이루어지는 패시베이션막(3) 및 폴리이미드계 수지 등으로 이루어지는 제 1 절연막(5)이 형성되고, 접속패드(2)의 중앙부가 패시베이션막(3) 및 제 1 절연막(5)의 개구부(4, 6)를 통해 노출된 것을 준비한다.
이 경우, 반도체 웨이퍼(21)의 두께는 도 2에 나타내는 실리콘 기판(1)의 두께보다 두껍게 되어 있다. 또한, 도 3에 있어서, 부호 ‘22’로 나타내는 영역은 다이싱 스트리트이다. 그리고, 다이싱 스트리트(22) 및 그 양측에 대응하는 부분에 있어서의 패시베이션막(3) 및 제 1 절연막(5)은 제거되어 있다.
다음에, 도 4에 나타내는 바와 같이, 패시베이션막(3) 및 제 1 절연막(5)의 개구부(4, 6)를 통해 노출된 접속패드(2)의 상면을 포함하는 제 1 절연막(5)의 상면과 다이싱 스트리트(22) 및 그 양측에 대응하는 부분에 있어서의 반도체 웨이퍼(21)의 상면에 하지 금속층(8)을 형성한다. 이 경우, 하지 금속층(8)은 무전해 도금에 의해 형성된 동층 뿐이어도 좋고, 또 스퍼터에 의해 형성된 동층 뿐이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 동층을 형성한 것이어도 좋다.
다음에, 하지 금속층(8)의 상면에 포지티브형의 액상 레지스트로 이루어지는 도금 레지스트막(23)을 패턴 형성한다. 이 경우, 상부 금속층(9) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(23)에는 개구부(24)가 형성되어 있다. 다음에, 하지 금속층(8)을 도금 전류로로 한 동의 전해 도금을 실행하면, 도금 레지스트막(23)의 개구부(24)내의 하지 금속층(8)의 상면에 상부 금속층(9)이 형성된다. 다음에, 도금 레지스트막(23)을 박리한다.
다음에, 도 5에 나타내는 바와 같이, 하지 금속층(8)의 상면에 네거티브형의 드라이 필름 레지스트로 이루어지는 도금 레지스트막(25)을 패턴 형성한다. 이 경우, 상부 금속층(9)의 접속패드부(주상전극(11) 형성영역)에 대응하는 부분에 있어서의 도금 레지스트막(25)에는 개구부(26)가 형성되어 있다. 다음에, 하지 금속층(8)을 도금 전류로로 한 동의 전해 도금을 실행하면, 도금 레지스트막(25)의 개구부(26)내의 상부 금속층(9)의 접속패드부 상면에 주상전극(11)이 형성된다.
다음에, 도금 레지스트막(25)을 박리하고, 다음에, 상부 금속층(9)을 마스크로 해서 해당 상부 금속층(9) 아래 이외의 영역에 있어서의 하지 금속층(8)을 에칭하여 제거하면, 도 6에 나타내는 바와 같이, 상부 금속층(9) 아래에만 하지 금속층(8)이 잔존된다. 이 상태에서는 상부 금속층(9)과 그 아래에 잔존된 하지 금속층(8)에 의해, 2층 구조의 배선(7)이 형성되어 있다.
다음에, 도 7에 나타내는 바와 같이, 소정의 서로 인접하는 2개의 배선(7)의 접속패드부(7b) 사이에 형성된 5개의 연장선(7c)들 및 그 양측에 있어서의 서로 인접하는 2개의 접속패드부(7b)의 주변부를 포함하는 제 1 절연막(5)의 상면에, 스크린 인쇄법이나 잉크젯법 등에 의해, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)을 형성한다.
이 경우, 도 1을 참조해서 설명하면, 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분 및 그 양측에 있어서의 접속패드부(7b)의 주변부를 포함하는 제 1 절연막(5)의 상면에 제 2 절연막(10)을 띠 형상이고 직선 형상으로 형성한다. 즉, 해당 5개의 연장선(7c)들의 서로 평행하게 된 부분이 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 쉬운 영역이므로, 이 영역만을 띠 형상이고 직선 형상인 제 2 절연막(10)으로 덮으면, 해당 영역에서 일렉트로 마이그레이션에 기인하는 쇼트가 잘 발생하지 않도록 할 수 있다.
이와 같이, 일렉트로 마이그레이션에 기인하는 쇼트가 발생하기 쉬운 영역에만 제 2 절연막(10)을 형성하고 있으므로, 제 2 절연막(10)의 형성영역을 가급적 작게 할 수 있다. 따라서, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)이 경화해서 수축해도, 반도체 웨이퍼(21)가 잘 휘지 않도록 할 수 있고, 더 나아가서는 그 이후의 공정에 반도체 웨이퍼(21)의 휨에 기인하는 지장을 초래하기 어렵게 할 수 있다.
다음에, 도 8에 나타내는 바와 같이, 다이싱 스트리트(22) 및 그 양측에 있어서의 반도체 웨이퍼(21)의 상면, 배선(7) 및 주상전극(11)을 포함하는 제 1 절연막(5)의 상면과 제 2 절연막(10)의 상면에, 스핀 코트법 등에 의해 에폭시계 수지로 이루어지는 밀봉막(12)을 그 두께가 주상전극(11)의 높이보다도 약간 두껍게 되도록 형성한다. 따라서, 이 상태에서는 주상전극(11)의 상면은 밀봉막(12)에 의해서 덮여 있다.
다음에, 밀봉막(12)의 상면측을 적절히 연삭하고, 도 9에 나타내는 바와 같이, 주상전극(11)의 상면을 노출시키고, 또한 이 노출된 주상전극(11)의 상면을 포함하는 밀봉막(12)의 상면을 평탄화한다. 다음에, 도 10에 나타내는 바와 같이, 주상전극(11)의 상면에 땜납 볼(13)을 형성한다. 다음에, 도 11에 나타내는 바와 같이, 반도체 웨이퍼(21)의 하면측을 적절히 연삭하고, 반도체 웨이퍼(21)의 두께를 얇게 한다. 다음에, 도 12에 나타내는 바와 같이, 밀봉막(12) 및 반도체 웨이퍼(21)를 다이싱 스트리트(22)를 따라 절단하면, 도 2에 나타내는 반도체 장치가 복수개 얻어진다.
<제 2 실시형태>
도 13은 본 발명의 제 2 실시형태로서의 반도체 장치의 주요부의 평면도를 나타내고, 도 14는 도 13의 ⅩⅣ-ⅩⅣ선을 대략 따르는 부분의 단면도를 나타낸다. 이 경우에도, 도 13은 도 14의 밀봉막(12) 및 땜납 볼(13)을 생략한 상태의 평면도를 나타낸다. 이 반도체 장치에서는 제 1 절연막(5)의 상면에 동 등으로 이루어지는 소용돌이형상의 박막 유도 소자(하층 배선)(14)가 설치되어 있다.
박막 유도 소자(14)의 전부 및 그 근방에 있어서의 제 1 절연막(5)의 상면에는 제 2 절연막(10)이 설치되어 있다. 박막 유도 소자(14)의 외단부 및 내단부에 대응하는 부분에 있어서의 제 2 절연막(10)에는 개구부(15, 16)가 설치되어 있다. 제 1, 제 2 절연막(5, 10)의 상면에는 복수의 배선(7)이 설치되어 있다. 이 경우, 제 2 절연막(10)의 상면에 설치된 배선(7)의 일부는 박막 유도 소자(14)와 교차하고 있지만, 그 사이에 제 2 절연막(10)이 존재하는 것에 의해, 쇼트하는 일은 없다.
박막 유도 소자(14)의 외단부에는 제 2 절연막(10)의 개구부(15)를 통해 소정의 1개의 배선(7)의 한쪽의 단부(7d)가 접속되어 있다. 이 소정의 1개의 배선(7)의 다른쪽의 단부(7a)는 소정의 하나의 접속패드(2)에 접속되어 있다. 박막 유도 소자(14)의 내단부에는 제 2 절연막(10)의 개구부(16)를 통해 소정의 다른 1개의 배선(7)의 한쪽의 단부(7e)가 접속되어 있다. 이 소정의 다른 1개의 배선(7)의 다른쪽의 단부는 접속패드부(7b)로 되어 있다.
배선(7)의 접속패드부(7b) 상면에는 주상전극(11)이 설치되어 있다. 실리콘 기판(1)의 주변부 상면 및 배선(7)을 포함하는 제 1, 제 2 절연막(5, 10)의 상면에 있어서 주상전극(11)의 주위에는 밀봉막(12)이 설치되어 있다. 주상전극(11)의 상면에는 땜납 볼(13)이 설치되어 있다.
다음에, 이 반도체 장치의 제조방법의 일예에 대해 설명한다. 우선, 도 15에 나타내는 바와 같이, 웨이퍼상태의 실리콘 기판(이하, 반도체 웨이퍼(21)라 함)의 상면에 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(2), 산화실리콘 등으로 이루어지는 패시베이션막(3) 및 폴리이미드계 수지 등으로 이루어지는 제 1 절연막(5)이 형성되고, 접속패드(2)의 중앙부가 패시베이션막(3) 및 제 1 절연막(5)의 개구부(4, 6)를 통해 노출된 것을 준비한다.
이 경우에도, 반도체 웨이퍼(21)의 두께는 도 14에 나타내는 실리콘 기판(1)의 두께보다도 두껍게 되어 있다. 또한, 도 15에 있어서, ‘22’로 나타내는 영역은 다이싱 스트리트이다. 그리고, 다이싱 스트리트(22) 및 그 양측에 대응하는 부분에 있어서의 패시베이션막(3) 및 제 1 절연막(5)은 제거되어 있다.
다음에, 도 16에 나타내는 바와 같이, 제 1 절연막(5)의 상면에, 스퍼터법 등에 의해 성막된 동 등으로 이루어지는 금속막을 포토리도그래피법에 의해 패터닝하는 것에 의해, 소용돌이형상의 박막 유도 소자(14)를 형성한다. 여기서, 박막 유도 소자(14)를 형성한 상태에서는 패시베이션막(3) 및 제 1 절연막(5)의 개구부(4, 6)를 통해 접속패드(2)가 노출되기 때문에, 박막 유도 소자(14)는 접속패드(2)의 재료와 다른 재료에 의해서 형성하고, 박막 유도 소자(14)를 형성할 때의 포토리도그래피법에 의해 접속패드(2)가 에칭되지 않도록 한다.
다음에, 도 17에 나타내는 바와 같이, 박막 유도 소자(14)의 상면 및 그 근방에 있어서의 제 1 절연막(5)의 상면에, 스크린 인쇄법이나 잉크젯법 등에 의해, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)을 형성한다. 이 상태에서는 박막 유도 소자(14)의 외단부 및 내단부에 대응하는 부분에 있어서의 제 2 절연막(10)에는 개구부(15, 16)가 형성되어 있다.
이 경우, 박막 유도 소자(14)의 상면 및 그 근방에 있어서의 제 1 절연막(5)의 상면에만 제 2 절연막(10)을 형성하고 있으므로, 제 2 절연막(10)의 형성영역을 가급적 작게 할 수 있다. 따라서, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)이 경화해서 수축해도, 반도체 웨이퍼(21)가 잘 휘지 않도록 할 수 있고, 더 나아가서는 그 이후의 공정에 반도체 웨이퍼(21)의 휨에 기인하는 지장을 초래하기 어렵게 할 수 있다.
이하, 상기 제 1 실시형태에 있어서의 제조방법의 일예의 경우와 마찬가지로, 배선(7) 및 주상전극(11)을 형성하는 공정, 밀봉막(12)을 형성하는 공정, 땜납 볼(13)을 형성하는 공정, 반도체 웨이퍼(21)를 연삭하는 공정 및 다이싱 공정을 거치면, 도 14에 나타내는 반도체 장치가 복수개 얻어진다.
<제 3 실시형태>
도 18은 본 발명의 제 3 실시형태로서의 반도체 장치의 주요부의 평면도를 나타낸다. 이 반도체 장치에서는 제 1 절연막(5)의 상면에 대략 Y자 형상의 하층 배선(17)이 설치되어 있다. 하층 배선(17)의 전부 및 그 근방에 있어서의 제 1 절연막(5)의 상면에는 제 2 절연막(10)이 설치되어 있다. 하층 배선(17)의 3개의 단부에 대응하는 부분에 있어서의 제 2 절연막(10)에는 개구부(도시하지 않음)가 설치되어 있다.
제 1, 제 2 절연막(5, 10)의 상면에는 복수의 배선(7)이 설치되어 있다. 이 경우, 제 2 절연막(10)의 상면에 설치된 배선(7)의 일부는 하층 배선(17)과 교차하고 있지만, 그 사이에 제 2 절연막(10)이 존재하는 것에 의해, 쇼트하는 일은 없다.
하층 배선(17)의 한쪽측의 2개의 단부에는 제 2 절연막(10)의 개구부를 통해 소정의 2개의 배선(7)의 한쪽의 단부(7d)가 접속되어 있다. 이 소정의 2개의 배선(7)의 다른쪽의 단부(7a)는 소정의 2개의 접속패드(2)에 접속되어 있다. 하층 배선(17)의 다른쪽측의 하나의 단부에는 제 2 절연막(10)의 개구부를 통해 소정의 다른 1개의 배선(7)의 한쪽의 단부(7e)가 접속되어 있다. 이 소정의 다른 1개의 배선(7)의 다른쪽의 단부는 접속패드부(7b)로 되어 있다.
이 반도체 장치의 제조방법에서도, 제 2 절연막(10)은 스크린 인쇄법이나 잉크젯법 등에 의해 형성한다. 이 경우, 하층 배선(17)의 상면 및 그 근방에 있어서의 제 1 절연막(5)의 상면에만 제 2 절연막(10)을 형성하면 좋으므로, 제 2 절연막(10)의 형성영역을 가급적 작게 할 수 있다. 따라서, 폴리이미드계 수지 등으로 이루어지는 제 2 절연막(10)이 경화해서 수축해도, 반도체 웨이퍼(21)가 잘 휘지 않도록 할 수 있고, 더 나아가서는 그 이후의 공정에 반도체 웨이퍼(21)의 휨에 기인하는 지장을 초래하기 어렵게 할 수 있다.
또한, 상기에서는 하층 배선(17)이 대략 Y자형상인 경우, 즉 하층 배선(17)이 1개의 한쪽측의 단부와 해당 한쪽측의 단부에 모두 접속된 2개의 다른쪽측의 단부를 갖는 경우에 대해 설명했지만, 이것에 한정되지 않고, 하층 배선(17)은 1개의 한쪽측의 단부와 해당 한쪽측의 단부에 모두 접속된 3개 이상의 다른쪽측의 단부를 갖는 것이어도 좋다.
1; 실리콘 기판 2; 접속패드
3; 패시베이션막 5; 제 1 절연막
7; 배선 7a; 단부
7b; 접속패드부 7c; 연장선
10; 제 2 절연막 11; 주상전극
12; 밀봉막 13; 땜납 볼
14; 박막 유도 소자 17; 하층 배선

Claims (20)

  1. 제 1 절연막과,
    상기 제 1 절연막 상에 설치되고, 접속패드부 및 연장선을 갖는 복수의 배선과,
    상기 배선을 포함하는 상기 제 1 절연막 상의 일부에 설치된 제 2 절연막을 구비하고,
    적어도 서로 인접하는 상기 접속패드부 사이에 배치되어 있는 복수의 연장선들 사이의 간격이 가장 밀한 부분은 상기 제 2 절연막으로 덮여 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 반도체 기판 상에 설치되고,
    상기 접속패드부는 매트릭스 형상으로 배치되고, 내측에 배치된 접속패드부를 갖는 복수의 배선의 연장선들은 서로 평행하게 된 상태에서 적어도 최외주에 배치된 서로 인접하는 2개의 상기 배선의 접속패드부 사이를 통과하여 연장돌출되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 절연막은 상면에서 보아 띠 형상이고 직선 형상인 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판 상에 설치된 제 1 절연막과,
    상기 제 1 절연막 상에 설치된 하층 배선과,
    상기 하층 배선의 전부를 포함하는 상기 제 1 절연막 상의 일부에 설치된 제 2 절연막과,
    상기 제 1 절연막 상 및 제 2 절연막 상에 설치된 복수의 배선을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 하층 배선은 소용돌이 형상의 박막 유도 소자로 이루어지고, 소정의 1개의 상기 배선의 단부 및 다른 소정의 1개의 상기 배선의 단부는 상기 제 2 절연막에 각각 설치된 개구부를 통해 상기 박막 유도 소자의 외단부 및 내단부에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 하층 배선은 1개의 한쪽측의 단부와 해당 한쪽측의 단부에 모두 접속된 복수의 다른쪽측의 단부를 갖고, 소정의 1개의 상기 배선의 단부 및 복수의 다른 상기 배선의 단부는 상기 제 2 절연막에 각각 설치된 개구부를 통해 상기 하층 배선의 1개의 한쪽측의 단부 및 복수의 다른쪽측의 단부에 각각 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 절연막 상에 설치된 상기 배선은 상기 하층 배선과 교차하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 배선의 접속패드부 상에 주상전극이 설치되고,
    상기 주상전극의 주위에 밀봉막이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 제 2 절연막은 폴리이미드계 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제 1 절연막 상에 배치된 접속패드부를 갖는 복수의 배선의 연장선들이 서로 평행하게 된 상태에서, 최외주에 배치된 서로 인접하는 상기 접속패드부 사이를 통과해서 연장돌출되도록 상기 연장선들을 형성하고,
    적어도 서로 인접하는 상기 접속패드부 사이에 배치되어 있는 복수의 상기 연장선들 사이의 간격이 가장 밀한 부분에는 연장선을 덮도록 제 2 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 절연막은 반도체 웨이퍼 상에 형성되고,
    상기 접속패드부는 매트릭스 형상으로 배치되고,
    적어도 상기 반도체 웨이퍼를 절단해서 반도체 장치를 복수 얻는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 2 절연막은 띠 형상이고 직선 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 1 절연막 상에 하층 배선을 형성하고,
    상기 하층 배선의 전부를 포함하는 상기 제 1 절연막 상의 일부에 제 2 절연막을 형성하고,
    상기 제 2 절연막 상을 포함하는 상기 제 1 절연막 상에 복수의 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 1 절연막은 반도체 웨이퍼 상에 형성되고,
    적어도 상기 반도체 웨이퍼를 절단해서 반도체 장치를 복수 얻는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 하층 배선은 소용돌이 형상의 박막 유도 소자로 이루어지고, 소정의 1개의 상기 배선의 단부 및 다른 소정의 1개의 상기 배선의 단부는 상기 제 2 절연막에 각각 형성된 개구부를 통해 상기 박막 유도 소자의 외단부 및 내단부에 각각 접속하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 하층 배선은 1개의 한쪽측의 단부와 해당 한쪽측의 단부에 모두 접속된 복수의 다른쪽측의 단부를 갖고, 소정의 1개의 상기 배선의 단부 및 복수의 다른 상기 배선의 단부는 상기 제 2 절연막에 각각 설치된 개구부를 통해 상기 하층 배선의 1개의 한쪽측의 단부 및 복수의 다른쪽측의 단부에 각각 접속하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 2 절연막 상에 형성된 상기 배선은 상기 하층 배선과 교차하도록 배치하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 제 2 절연막은 잉크젯법 또는 스크린 인쇄법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 배선의 접속패드부 상에 주상전극을 형성하고,
    상기 주상전극의 주위에 밀봉막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 13 항에 있어서,
    상기 제 2 절연막은 폴리이미드계 수지에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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