JP2004319638A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【目的】再配線を有するウエハレベルＣＳＰにおいて、チップサイズを増大させることなく、アライメント精度を向上させることが可能なウエハレベルＣＳＰを提供すること。
【解決手段】半導体装置１００は、金属配線層１１１である再配線を有する。この再配線は、柱状電極１１７が形成されるランド部１１３を有する。ランド部１１３には、十文字形状の凹部で構成されたマーク４０１が形成されている。このマーク４０１は、柱状電極１１７を形成するためのマスクとして機能する比較的厚いドライフォトレジストを通して、半導体装置上方から容易に認識することができる。従って、ドライフォトレジストに対して実行されるフォトリソグラフィー工程において、マスクアライメントのアライメント精度を向上させることができる。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。特に本発明は、フォトリソグラフィー工程におけるアライメント精度を向上させるための半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
携帯機器の小型化に伴い、携帯機器に搭載される半導体装置の小型化が要求されている。この要求にこたえるため、半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と称される半導体装置が出現している。チップサイズパッケージの一形態としては、ウエハレベルチップサイズパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）もしくはウエハレベルチップスケールパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）と称される半導体装置が存在する。
【０００３】
このようなウエハレベルチップサイズパッケージ（以下、ＷＣＳＰと称す。）は、比較的高い高さを有する柱状電極を有している。柱状電極を設ける理由は、半導体基板と実装基板との間の距離を大きくするためである。この距離を大きくすることによって、半導体基板の熱膨張係数と実装基板の熱膨張係数との差に起因する応力を緩和させることがきる。
【０００４】
この柱状電極は以下のような工程を経て形成される。
再配線を含む半導体基板上全面にドライフォトレジストが形成される。このドライフォトレジストを通して再配線のランド部（このランド部は、後に柱状電極の底面となる部分である。）の外形がステッパー等の光学装置のマーク検出器によって認識される。その結果、ランド部の位置が光学装置によって認識される。この位置情報に基づいて、柱状電極形成用のマスクと半導体基板（半導体ウエハ）とのマスク合わせが光学装置によって実行される。（マスクアライメントが実行される。）次に、このマスク上のパターンに基づいてドライフォトレジストが露光される。次に、現像処理が実行され、再配線のランド部表面が露出される。この露出したランド部表面上に、電解めっき処理によって所定の高さを有する柱状電極が形成される。
【０００５】
ＷＣＳＰのダイシング工程（スクライビング工程）では、柱状電極の位置もしくは柱状電極上に形成された外部端子の位置がダイシング位置（スクライブ位置）認識用のマークとして使用される。このため、柱状電極が形成される位置が、設定位置（再配線上における意図された位置）からずれると、ダイシング位置も設定位置からずれてしまう。すなわち、柱状電極の形成位置は、ダイシング工程の精度を決定する重要な要因の１つである。従って、ダイシング工程の精度を向上させるためには、上記のマスクアライメントが正確に実行される必要がある。スクライブラインを正確に認識するための関連技術としては、例えば下記の文献に記載された技術が存在する。（例えば、特許文献１参照。）
【０００６】
【特許文献１】
特許第３０６５３０９号（図３、図４）
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した通り、ＷＣＳＰでは、応力緩和のために比較的高い高さ（約１００マイクロメータ（μｍ）の高さ）を有する柱状電極が必要である。従って、柱状電極形成用のドライフォトレジストの膜厚も、少なくとも１２０マイクロメータ程度必要である。上述のマスクアライメント工程において、光学装置のマーク検出器とランド部との間には、この比較的厚い膜厚（１２０マイクロメータ）のドライフォトレジストが存在するため、ランド部の視認性が良好ではない。そのため、光学装置によるランド部の位置認識の精度が低下してしまう。これは、再配線のランド部の外形に基づいてマスクアライメントを行うと、アライメントの誤差が大きくなってしまうことを意味する。その結果、柱状電極の形成位置およびダイシング位置が設定値からずれてしてしまう可能性がある。
【０００８】
上述のマスクアライメントの精度を向上させるために、柱状電極形成用の専用のアライメントマークを、再配線が形成された領域とは別の領域に形成することが考えられる。しかしながら、専用のアライメントマークを設けるということは、チップサイズが増大してしまうため好ましくない。
従って、チップサイズを増大させることなく、アライメント精度を向上させることが可能な半導体装置及びその製造方法が望まれていた。
また、ダイシング工程の精度を向上させることが可能な半導体装置及びその製造方法が望まれていた。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を克服するために考え出されたものである。本願において開示される発明のうち、代表的な半導体装置の概要は以下の通りである。
すなわち、第１の構造体上に、フォトリソグラフィー技術を使用して第２の構造体を形成する工程を経て製造される半導体装置であって、第２の構造体が被覆する第１の構造体の一部に、第２の構造体を形成するために必要となるマークが設けられていることを特徴とする半導体装置である。
【００１０】
また、本願において開示される発明のうち、代表的な半導体装置の製造方法の概要は以下の通りである。
すなわち、回路素子が形成された主表面を有する半導体基板を準備する工程と、回路素子と電気的に接続された電極パッドを主表面上に形成する工程と、電極パッドの一部を露出する絶縁膜を主表面上に形成する工程と、電極パッドから絶縁膜上部に延在し、絶縁膜上の所定領域における表面に凹部が設けられた配線を形成する工程と、凹部及び凹部近傍の配線上を露出するよう絶縁膜上にマスク層を形成する工程と、凹部内及び露出された配線上に、マスク層をマスクとして選択的に導電部材を形成する工程と、マスク層を除去する工程と、配線及び前記導電部材の側面を覆うように、絶縁膜上に封止樹脂を形成する工程と、導電部材上に外部端子を形成する工程とを有する半導体装置の製造方法である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
【００１２】
（第１の実施の形態）
まず、図１乃至図５を参照して、本発明の半導体装置１００の構造を説明する。
図１は半導体ウエハ１０１の表面側を示す平面図である。
図１では、個片化される前の半導体装置１００が複数のスクライブライン１０３に沿って複数個配置されている状態が示されている。半導体装置１００は、先に説明した通りのＷＣＳＰであり、黒丸で示された箇所は外部端子１０５である。複数の半導体装置１００は、この半導体ウエハ１０１から個片化されて得られる。
図２は、個片化された後の半導体装置１００の表面を示す図である。なお、図２では、封止樹脂１１５、柱状電極１１７及び外部端子１０５が省略された状態で示されている。図３は、図２の線３−３についての概略断面図である。
図２及び図３に示されているように、この半導体装置１００は、半導体チップの外形寸法とほぼ同じ外形寸法を有している。本実施の形態においては、半導体装置１００は、例えば略正方形であり、回路素子（電子回路）が形成された表面（第１の主表面）と、この表面に実質的に対向する裏面（第２の主表面）とを有する。
【００１３】
さらに、半導体装置１００は、半導体基板１０７（半導体チップとも称される。）と、電極パッド１０９と、金属配線層１１１と、封止樹脂１１５と、複数の柱状電極１１７と、複数の外部端子１０５とを有する。
半導体基板１０７の表面の周辺領域には、例えば、１６個の電極パッド１０９が所定間隔で設けられている。電極パッド１０９は、半導体基板１０７の表面に形成された図示しない回路素子と電気的に接続されている。
半導体基板１０７の表面の中央領域上には、１６個の外部端子１０５が行列状に配置されている。各外部端子１０５は、対応する柱状電極１１７上に形成されている。また、各外部端子１０５は、対応する柱状電極１１７を介して、金属配線層１１１のランド部１１３に電気的に接続されている。
【００１４】
金属配線層１１１は、外部端子１０５の位置を半導体基板１０７の周辺部（電極パッド１０９）から半導体基板１０７の中央領域に実質的にシフトさせる機能を果たす。一般的に、このようなシフトは再配置と称され、故にこのようなシフトを行う金属配線層１１１は再配置配線もしくは再配線と称される。このように、外部端子として機能する外部端子１０５を半導体基板１０７の中央領域に配置させることにより、半導体装置の外部端子間ピッチを緩和させることが可能となる。なお、第１の実施の形態において、この金属配線層１１１は、第１の構造体として定義される。
封止樹脂１１５は、半導体基板１０７の表面上に形成されており、半導体基板１０７の表面に形成された図示しない回路素子を外部環境から保護する機能を有する。
【００１５】
次に図４及び図５を参照して、半導体装置１００の構成をより詳細に説明する。
図４は、図２のＡ部分の拡大図であり、図５は、図４の線５−５についての概略断面図である。
シリコンからなる半導体基板１０７の表面（第１の主表面）には図示しない複数の回路素子が形成されている。各回路素子の上部にはコンタクトホール（図示しない）を有する絶縁層５０１が形成されている。このコンタクトホール内部には図示しない導電層が形成されている。
図４及び図５においては図示されていないが、電極パッド１０９が、絶縁層５０１上に形成されている。電極パッド１０９は、上述のコンタクトホール内部に形成された導電層を介して対応する回路素子に接続されている。電極パッド１０９は、例えば、シリコンを含有するアルミニウムで構成されている。電極パッド１０９に関しては、後述する本発明の半導体装置１００の製造方法に関する記載で明らかになるであろう。
【００１６】
パッシベーション膜５０３が、絶縁層５０１上部及び電極パッド１０９の周縁部上に形成されている。このパッシベーション膜５０３は、例えば、窒化シリコンで構成されている。
層間絶縁膜５０５が、パッシベーション膜５０３上部に形成されている。層間絶縁膜５０５は、例えば、ポリイミドで構成されている。なお、後述する金属薄膜層５０７直下に位置する層間絶縁膜５０５の表面は改質されている。この改質された領域は太線で示されいる。この改質された層間絶縁膜５０５が存在することにより、層間絶縁膜５０５と金属薄膜層５０７との密着性が向上する。
金属薄膜層５０７が、層間絶縁膜５０５及び電極パッド１０９上に形成されている。金属薄膜層５０７は、単層でも複合層でも良いが、上層及び下層からなる複合層で構成されることが好ましい。下層膜は、電極パッド１０９との密着度が強く、上層膜を構成する物質が半導体基板１０７側へ拡散することを防止することができる材料であれば良い。この下層膜は、例えばチタンで構成されている。上層膜は、その上層に形成される金属配線層１１１との密着度が強い材料であれば良い。この上層膜は、例えば銅で構成されている。
【００１７】
金属配線層１１１が、金属薄膜層５０７上に形成されている。金属配線層１１１は、例えば、銅で構成されている。金属配線層１１１は、電極パッド１０９に接続された一端と、柱状電極１１７に接続された他端とを有する。この他端は、特にランド部１１３と称される。
ランド部１１３は、外形が略八角形状であり、中央領域にはマーク４０１が形成されている。このランド部１１３に形成されたマーク４０１が本発明の特徴点の１つである。このマークは、マスクアライメント用のマークであり、金属配線層１１１のランド部１１３と、柱状電極１１７を形成するための後述するフォトレジスト開口部との位置ずれを検査するためのマークでもある。このマークの機能については、後述する。
ランド部１１３の中央領域に形成されたマーク４０１は、十文字形状の凹部で構成されている。すなわち、マーク４０１は、ランド部１１３を構成する銅の一部が除去されることによって形成されている。
【００１８】
導電部材である柱状電極１１７が、金属配線層１１１のランド部１１３上に形成されている。図示の例では、柱状電極１１７の形状は、ほぼ円柱状である。ランド部１１３の中央領域にはマーク４０１が形成されているため、柱状電極１１７は、このマーク４０１内部を埋め込むようにランド部１１３上に形成されている。すなわち、柱状電極１１７の底面は、ランド部１１３の表面及び金属薄膜層５０７に接触しており、頂部は外部端子１０５と接触している。この柱状電極１１７は、金属配線層１１１と同一の材料で構成されており、高さ（金属配線層１１１の表面から封止樹脂１１５の表面に至るまでの距離）は約１００μｍである。
なお、理想的な状態、すなわちマスクアライメントが正確に実行された状態においては、柱状電極１１７の周縁とマーク４０１の周縁との距離Ｌ１、Ｌ２、Ｌ３及びＬ４は等しい。なお、第１の実施の形態において、この柱状電極１１７は、第２の構造体として定義される。
【００１９】
封止樹脂１１５が、柱状電極１１７の頂部を除く半導体基板１０７の表面全体が覆われるように、半導体基板１０７の表面上全体に形成されている。すなわち、封止樹脂１１５は、層間絶縁膜５０５、金属薄膜層５０７、金属配線層１１１及び柱状電極１１７の側面を覆っている。封止樹脂１１５の表面と、柱状電極１１７の頂部とは、同一平面に位置している。封止樹脂１１５は、例えば不透明なエポキシ樹脂で構成されている。
外部端子１０５が、柱状電極１１７の上部に形成されている。外部端子１０５は、後に、図示しない実装基板の配線と接続される電極である。よって、半導体基板１０７に形成された回路素子は、電極パッド１０９、金属薄膜層５０７、金属配線層１１１、柱状電極１１７及び外部端子１０５を介して、外部装置と接続される。このように、外部端子１０５は、半導体装置１００の外部端子としての機能を有する。外部端子１０５は、例えば、半田で構成されている。
【００２０】
次に、本発明の第１の実施の形態の半導体装置１００の製造方法を以下に説明する。
なお、説明を容易にするため、図４及び図５に対応する箇所のみを説明する。まず、半導体ウエハ状態である半導体基板１０７の表面（第１の主表面）に、図示しない複数の回路素子が形成される。次に、各回路素子の上部にはコンタクトホール（図示しない）を有する絶縁層５０１が形成される。このコンタクトホール内部には、図示しない導電層が形成される。続いて、シリコンを含有するアルミニウム膜がスパッタリング法によって絶縁層５０１上に堆積される。その後、このアルミニウムは、所定の形状にエッチングされ、図示したように電極パッド１０９として絶縁層５０１上に残存する。この電極パッド１０９は、上述の絶縁層５０１内部に形成された図示しない導電層と接続されている。（図６（Ａ））
【００２１】
次に、シリコン窒化膜からなるパッシベーション膜５０３が、ＣＶＤ法によって絶縁層５０１及び電極パッド１０９上に形成される。その後、電極パッド１０９の中央領域上に位置するパッシベーション膜５０３が、エッチング除去される。（図６（Ｂ））
次に、ポリイミドからなる層間絶縁膜５０５が、パッシベーション膜５０３及び電極パッド１０９上に形成される。（図６（Ｃ））
次に、電極パッド１０９の中央領域上に位置する層間絶縁膜５０５が、エッチング除去される。（図６（Ｄ））
次に、熱処理を施すことにより、ポリイミドからなる層間絶縁膜５０５が熱硬化される。この熱硬化により、電極パッド１０９上に位置する層間絶縁膜５０５が、図示の通りテーパー形状になる。電極パッド１０９の表面上にポリイミドが残存している場合は、酸素雰囲気中でプラズマエッチングによって、ポリイミドが除去される。（図６（Ｅ））
次に、層間絶縁膜５０５が、アルゴンガス等の不活性ガス雰囲気中でプラズマエッチングにさらされることにより、層間絶縁膜５０５の表面が改質される。改質された表層は太線で示されている。この表層の存在により、次のステップで形成される金属薄膜５０７との密着度が向上する。（図６（Ｆ））
次に、金属薄膜層５０７が、スパッタリング法によって層間絶縁膜５０５及び電極パッド１０９上に形成される。この金属薄膜層５０７は、めっき処理で形成される金属配線層１１１及び柱状電極１１７のためのシード層として機能する。（図６（Ｇ））
【００２２】
次に、フォトレジスト７０１が金属薄膜層５０７上全面に形成される。フォトレジスト７０１の厚さは例えば１０μｍ程度である。続いて、所定の露光及び現像を行うことにより、金属配線層形成領域７０３に位置するフォトレジスト７０１及び図示されていない半導体ウエハの周縁近傍に位置するフォトレジスト７０１がエッチング除去され、めっきレジストパターンが形成される。従って、このめっきレジストパターンは、金属配線層１１１が形成されるべき領域に対応する開口部７０５を有する。また、開口部７０５内には、上面から見て十文字形状のレジスト７０７が残存している。十文字形状のレジスト７０７を開口部７０５内に残存させることが、第１の実施の形態の特徴の１つである。さらに、半導体ウエハ周縁近傍に位置する金属薄膜層５０７の表面が、めっきレジストパターンの開口部によって露出される。この露出された金属薄膜層５０７の部分が、めっき処理工程におけるめっき電極として機能する。
【００２３】
ここで、めっきレジストパターンを形成する際の所定の露光及び現像は、半導体装置製造工程におけるフォトリソグラフィー技術を使用して実行される。詳細には、露光工程は、半導体基板１０７上に形成されたアライメントマークが、ステッパー等の光学装置のマーク検出器によって認識される。この情報に基づいて、めっきレジストパターン形成用のマスクと半導体基板１０７（半導体ウエハ）とのマスク合わせが光学装置によって実行される。（マスクアライメントが実行される。）現像工程は、フォトレジスト７０１上に現像液が供給されることにより実行される。（図７（Ａ））
次に、めっきレジストパターンをマスクとして、かつ金属薄膜層５０７をめっきの電流路として、電解めっきが実行される。その結果、金属配線層１１１が、めっきレジストパターンの開口部７０５内に選択的に形成される。
【００２４】
なお、金属配線層１１１の厚さはフォトレジスト７０１の厚さよりも薄く、例えば５μｍである。（図７（Ｂ））
次に、フォトレジスト７０１がアセトン等の剥離剤を使用して除去される。金属配線層１１１のランド部１１３の中央領域に対応する部分には、図示されているような凹部が形成されている。この凹部が前述したマーク４０１である。この凹部を金属配線層１１１に形成することが第１の実施の形態の特徴の一つである。（図７（Ｃ））
次に、約１２０μｍの厚さのドライフォトレジスト７０９が、金属薄膜層５０７及び金属配線層１１１上にラミネートされる。続いて、所定の露光及び現像を行うことにより、マーク４０１を含むランド部１１３上に位置するドライフォトレジスト７０９がエッチング除去され、めっきレジストパターンが形成される。従って、このめっきレジストパターンは、柱状電極１１７が形成されるべき領域に対応する開口部７１１を有する。
【００２５】
ここで、めっきレジストパターンを形成する際の所定の露光及び現像は、半導体装置製造工程におけるフォトリソグラフィー技術を使用して実行される。
詳細には、露光工程は、ドライフォトレジスト７０９を介して、十文字形状のマーク４０１がステッパー等の光学装置のマーク検出器によって認識される。その結果、ランド部１１３の位置が光学装置によって認識される。この位置情報に基づいて、めっきレジスト形成用のマスクと半導体基板１０７（半導体ウエハ）とのマスク合わせが光学装置によって実行される。（マスクアライメントが実行される。）この露光工程では、マーク４０１がアライメントマークとして利用される。金属配線層１１１のランド部１１３に形成されたマーク４０１がアライメントマークとして利用されることが、第１の実施の形態の特徴の一つである。
【００２６】
従来の露光工程では、鈍角で構成されたランド部１１３の外形を利用してマスクアライメントが実行される。しかしながら、前述したように、柱状電極形成用のドライフォトレジスト７０９の膜厚が比較的厚いため、光学装置によるランド部の位置認識の精度が良好ではなかった。そこで、本実施の形態においては、ランド部１１３内部に意図的に設けられたマーク４０１をアライメントマークとして利用したものである。このマーク４０１は、複数のランド部１１３のうちの特定の箇所（１箇所もしくは数カ所）に設けられている。従って、マーク４０１が設けられたランド部１１３は、隣接する複数のランド部１１３と識別可能である。さらに、このマーク４０１の外形には、１２個所の変曲点が存在する。しかも、この変曲点において、隣接する辺によって形成される角度は９０度であり、八角形のそれらよりも小さい角度である。従って、マーク４０１の輪郭は、厚いドライフォトレジスト７０９上から正確に認識することができる。そのため、アライメントの誤差は従来に比較して大幅に改善される。
【００２７】
さらに、このマーク４０１は、金属配線層１１１（再配線）が形成された領域に形成されている。よって、アライメントマークを設けることによりチップサイズが増大してしまうという問題も生じない。現像工程は、ドライフォトレジスト７０９上に現像液が供給されることにより実行される。（図７（Ｄ））
次に、めっきレジストパターンをマスクとして、かつ金属薄膜層５０７をめっきの電流路として、電解めっきが実行される。その結果、柱状電極１１７が、めっきレジストパターンの開口部７１１内に選択的に形成される。柱状電極１１７は、金属配線層１１１と同一の物質で構成されるため、図７（Ｂ）で使用しためっき液が使用できる。なお、柱状電極１１７の厚さはドライフォトレジスト７０９の厚さよりも若干薄く、例えば約１００μｍである。（図７（Ｅ））
続いて、ドライフォトレジスト７０９が剥離剤を使用して除去される。（図８（Ａ））
【００２８】
次に、露出した金属薄膜層５０７が、酸素ガス雰囲気中でプラズマエッチングにさらされることにより、除去される。（図８（Ｂ））
次に、露出された層間絶縁膜５０５の表面層が、ウエットエッチングによって除去される。これにより、金属配線層１１１を流れる電流が、この表面層を介して他の金属配線層１１１にリークするのを防止される。（図８（Ｃ））
次に、半導体ウエハ１０１が図示しない封止金型に挿入される。続いて、この封止金型内部に封止樹脂が注入されることにより、半導体基板１０７の表面側に封止樹脂１１５が形成される。封止樹脂１１５は、図示の通り、層間絶縁膜５０５、金属薄膜層５０７、金属配線層１１１及び柱状電極１１７の側面を覆う。（図８（Ｄ））
次に、封止樹脂１１５の表面が研磨され、柱状電極１１７の上部表面を露出させる。封止樹脂１１５の表面と、柱状電極１１７の上部表面とは、同一の平面内に位置している。
【００２９】
次に、外部端子１０５が、スクリーン印刷法により柱状電極１１７の上部表面に形成される。外部端子１０５は、例えば半田で構成されている。（図９）
以上の工程を経て、ウエハ状態の複数の半導体装置１００が得られる。
なお、上述したマーク４０１は、次に説明する通り、上述したマスクアライメントの位置ずれ検査用のマークとしても機能する。金属配線層１１１のランド部１１３に形成されたマーク４０１が、マスクアライメントの位置ずれの検査をするためのマークとして利用されることが、第１の実施の形態の特徴の一つである。
すなわち、上述したマスクアライメントの位置ずれの検査は、次のように実行される。
まず、図７（Ｄ）及び（Ｅ）に示されている通り、上記マスクアライメントが実行されることによって、めっきレジストパターンの開口部７１１の位置が決定される。その後、柱状電極１１７が、この開口部７１１の位置に形成される。
【００３０】
図４及び図５は、上記マスクアライメントが正確に実行された状態が示されており、柱状電極１１７の周縁とマーク４０１の周縁との距離Ｌ１、Ｌ２、Ｌ３及びＬ４は等しい。しかしながら、上記アライメントに誤差が生じた場合、例えば、図５において、距離Ｌ１と距離Ｌ２は等しくならない。これは、アライメントに誤差が生じたことを意味する。この誤差は、図７（Ｄ）において、開口部７１１の周縁とマーク４０１の周縁との間の距離（すなわち、距離Ｌ１及び距離Ｌ２）を測定することによって検査をすることができる。つまり、マーク４０１は、マスクアライメントの位置ずれの検査をするためのマークとして機能する。
【００３１】
もし、図７（Ｄ）において、距離Ｌ１、距離Ｌ２、距離Ｌ３及び距離Ｌ４が、等しくない場合、もしくは距離Ｌ１、距離Ｌ２、距離Ｌ３及び距離Ｌ４の値が許容範囲から外れてしまった場合、ドライフォトレジスト７０９が除去される。その後、ドライフォトレジスト７０９が、金属薄膜層５０７及び金属配線層１１１上に再度ラミネートされる。その後、マスクアライメントが再度実行される。結果として、柱状電極１１７を、所定の位置に正確に形成することができる。しかも、マスクアライメントの位置ずれの検査を実行する時、マーク４０１は、ドライフォトレジスト７０９で覆われていない。つまり、マーク４０１は、ドライフォトレジスト７０９の開口部７１１内に存在するため、マスクアライメントにおける位置ずれの検査は極めて容易である。
【００３２】
次に、スクライビング工程（ダイシング工程）が実行され、複数の半導体装置１００が得られる。このスクライビング工程において、柱状電極１１７及び柱状電極１１７上に形成された外部端子１０５の位置がスクライビング位置（ダイシング位置）認識用のマークとして使用される。上述したマーク４０１を利用することによって、柱状電極１１７は、設定位置（再配線上における意図された位置）に正確に形成されている。従って、スクライビング位置が、設定位置からずれてしまうことはない。すなわち、スクライビング工程の精度は従来よりも向上している。
なお、以上の説明においては、十文字形状のマーク４０１が一例として説明されている。しかしながら、マーク４０１の形状は、発明の趣旨を逸脱しない範囲であれば、この形状に限定されるものではなく、他の形状であっても良い。例えば、図１０に示されているような、マーク１００１であっても良い。
以上詳述したように、本実施の形態によれば、主に下記のような効果が得られる。
【００３３】
マスクアライメントマークとして機能するもしくは位置ずれ検査用のマークとして機能するマーク４０１は、金属配線層１１１（再配線）を形成する工程で同時に形成される。従って、特別な工程を追加することなく、アライメント精度の向上を達成することができる。
マスクアライメントマークとして機能するもしくは位置ずれ検査用のマークとして機能するマーク４０１は、金属配線層１１１（再配線）自体に形成される。従って、チップサイズは増大しない。一般的に柱状電極の直径は、外部端子間ピッチの約２分の１に設定される。例えば、上記外部端子間ピッチが０．５ｍｍである場合、柱状電極の直径は、約０．２５ｍｍに設定される。これは、マークとして比較的大きなサイズのマークを設けることが可能であることを意味する。従って、画像認識技術を使用したマスクアライメント精度の向上、画像認識技術を使用した外観検査の精度向上が期待できる。
さらにこのマーク４０１は、後に形成される柱状電極１１７によって完全に埋め込まれる。従って、半導体装置としての強度及び電気的特性が低下することはない。
結果として、上述した効果を維持しつつ、スクライビング工程の精度を向上させることができる。
【００３４】
（第２の実施の形態）
次に、図１１乃至図１４を参照して、本発明の第２の実施形態の半導体装置１００の構造及び製造方法を説明する。
第２の実施の形態において、半導体装置１００は、多層配線構造の再配線を有する。以降の説明においては、再配線が２層である場合が一例として説明されている。第１層目の再配線を形成するまでの工程は、第１の実施の形態と実質的に同じであるため、説明は省略する。
まず、図７（Ｃ）に示されているように、金属薄膜層５０７及び金属配線層１１１とで構成される第１層目の再配線が層間絶縁膜５０５上に形成される。
但し、マーク４０１は、第１層目の再配線には設けられていない。
次に、層間絶縁膜１１０３が、半導体ウエハ１０１上全面に形成される。次に、周知のフォトリソグラフィー技術を使用して、開口部１１０１及び開口部１１０５が、層間絶縁膜１１０３に形成される。開口部１１０１は、後述するマーク１１０１として機能する。開口部１１０５は、第１層目の再配線と第２層目の再配線との間を接続するスルーホール１１０５として機能する。なお、第２の実施の形態において、この層間絶縁膜１１０３は、第１の構造体として定義される。（図１１（Ａ））
次に、金属薄膜層１１０７が、スパッタリング法によって層間絶縁膜１１０３上に形成される。この金属薄膜層１１０７は、めっき処理で形成される金属配線層１２０１（第２層目の再配線）及び柱状電極１１７のためのシード層として機能する。（図１１（Ｂ））
【００３５】
次に、フォトレジスト１１０９が金属薄膜層１１０７上全面に形成される。フォトレジスト１１０９の厚さは例えば１０μｍ程度である。
続いて、所定の露光及び現像を行うことにより、マーク１１０１及びスルーホール１１０５を含む金属薄膜層１１０７上に位置するフォトレジスト１１０９及び図示されていない半導体ウエハの周縁近傍に位置するフォトレジスト１１０９がエッチング除去され、めっきレジストパターンが形成される。
このめっきレジストパターンは、金属配線層１２０１（第２層目の再配線）が形成されるべき領域１１１１に対応する開口部１１１３を有する。めっきレジストパターンの開口部１１１３内には、マーク１１０１及びスルーホール１１０５が存在する。この構造は、図１３に示されている平面図を参照すると、容易に理解することができるであろう。
【００３６】
図１３は、図１１（Ｃ）工程における概略平面図の拡大図である。図１３には、開口部１１１３を有するめっきレジストパターン１１０９が形成され、開口部１１１３内にマーク１１０１及びスルーホール１１０５が存在していることが示されている。この開口部１１１３内には、マーク１１０１及びスルーホール１１０５が存在する。
また、開口部１１１３内には、上面から見て十文字形状のレジスト１１１５が残存している。この十文字形状のレジスト１１１５は、第１の実施の形態で説明をした十文字形状のレジストと同様である。従って、図１３においては、十文字形状のレジストの図示及び説明を省略する。
【００３７】
ここで、めっきレジストパターンを形成する際の所定の露光及び現像は、半導体装置製造工程におけるフォトリソグラフィー技術を使用して実行される。
詳細には、露光工程は、フォトレジスト１１０９を介して、マーク１１０１がステッパー等の光学装置のマーク検出器によって認識される。その結果、マーク１１０１の位置が光学装置によって認識される。この位置情報に基づいて、めっきレジスト形成用のマスクと半導体基板１０７（半導体ウエハ）とのマスク合わせが光学装置によって実行される。（マスクアライメントが実行される。）この露光工程では、マーク１１０１がアライメントマークとして利用される。層間絶縁膜１１０３に意図的に形成されたマーク１１０１がアライメントマークとして利用されることが、第２の実施の形態の特徴の一つである。
さらに、半導体ウエハ周縁近傍に位置する金属薄膜層１１０７の表面が、めっきレジストパターンの開口部によって露出される。この露出された金属薄膜層１１０７の部分が、めっき処理工程におけるめっき電極として機能する。
【００３８】
次に、めっきレジストパターンをマスクとして、かつ金属薄膜層１１０７をめっきの電流路として、電解めっきが実行される。その結果、金属配線層１２０１が、めっきレジストパターンの開口部１１１３内に選択的に形成される。
なお、金属配線層１２０１の厚さはフォトレジスト１１０９の厚さよりも薄く、例えば５μｍである。なお、第２の実施の形態において、この金属配線層１２０１は、第２の構造体として定義される。（図１２（Ａ））
次に、フォトレジスト１１０９がアセトン等の剥離剤を使用して除去される。金属配線層１２０１のランド部の中央領域に対応する部分には、図示されているような凹部１２０３が形成されている。この凹部は第１の実施の形態で説明したマークである。図１２（Ｂ）
これ以降の工程は、図７（Ｄ）乃至図９と実質的に同様であるので、説明は省略する。
なお、上述したマーク１１０１は、次に説明する通り、マスクアライメントの位置ずれ検査用のマークとしても機能する。層間絶縁膜１１１０３に形成されたマーク１１０１が、マスクアライメントの位置ずれの検査をするためのマークとして利用されることが、第２の実施の形態の特徴の一つである。
【００３９】
すなわち、マスクアライメントの位置ずれの検査は、次のように実行される。まず、図１１（Ｃ）に示されている通り、上記マスクアライメントが実行されることによって、めっきレジストパターンの開口部１１１３の位置が決定される。その後、金属配線層１２０１（第２層目の再配線）が、この開口部１１１３の位置に形成される。
図１３は、上記マスクアライメントが正確に実行された状態が示されており、フォトレジスト１１０９の内縁とマーク１１０１の周縁との距離Ｌ１、Ｌ２及びＬ３は等しい。しかしながら、上記アライメントに誤差が生じた場合、例えば、図１３において、距離Ｌ２と距離Ｌ３は等しくならない。これは、アライメントに誤差が生じたことを意味する。この誤差は、図１１（Ｃ）において、フォトレジスト１１０９の内縁と、マーク１１０１の周縁との間の距離（すなわち、距離Ｌ２及び距離Ｌ３）を測定することによって検査することができる。つまり、マーク１１０１は、マスクアライメントの位置ずれの検査をするためのマークとして機能する。
【００４０】
もし、図１１（Ｃ）において、距離Ｌ１、距離Ｌ２及び距離Ｌ３が、等しくない場合、もしくは距離Ｌ１、距離Ｌ２及び距離Ｌ３の値が許容範囲から外れてしまった場合、フォトレジスト１１０９が除去される。その後、フォトレジスト１１０９が、金属薄膜層１１０７上に再度形成される。その後、マスクアライメントが再度実行される。結果として、金属配線層１２０１（第２層目の再配線）を、所定の位置に正確に形成することができる。しかも、マスクアライメントの位置ずれの検査を実行する時、マーク１１０１は、フォトレジスト１１０９で覆われていない。つまり、マーク１１０１は、フォトレジスト１１０９の開口部１１１３内に存在するため、マスクアライメントにおける位置ずれの検査は極めて容易である。
なお、マーク１１０１が設けられる位置及びその形状は、発明の趣旨を逸脱しない範囲であれば、上述した位置及び形状に限定されるものではなく、他の位置及び形状であっても良い。例えば、図１４に示されているような、マーク１４０３であっても良い。
【００４１】
図１４は、図１１（Ｃ）工程に対応する概略平面図の拡大図である。図１４には、開口部１１１３を有するめっきレジストパターン１１０９が形成され、開口部１１１３内にマーク１１０１、マーク１４０１及びスルーホール１１０５が存在していることが示されている。この開口部１１１３内には、マーク１１０１、マーク１４０１及びスルーホール１１０５が存在する。
図１４と図１３との違いの１つは、層間絶縁膜１１０３内に追加のマーク１４０１が設けられていることである。この違いに伴って、開口部１１１３の形状が図１３における開口部１１１３の形状と異なっている。
図１４に示された半導体装置においては、アライメントマークもしくはマスクアライメントの位置ずれの検査をするためのマークとして、マーク１１０１に加えてマーク１４０１も使用される。従って、マスクアライメント精度及びマスクアライメントにおける位置ずれ検査の精度をより向上させることができる。
【００４２】
以上詳述したように、本実施の形態によれば、主に下記のような効果が得られる。
マスクアライメントマークとして機能するもしくは位置ずれ検査用のマークとして機能するマーク１１０１（１４０１）は、第１層目の再配線と第２層目の再配線との間を接続する、スルーホール１１０５を形成する工程で同時に形成される。従って、特別な工程を追加することなく、アライメント精度の向上を達成することができる。
さらにマーク１１０１（１４０１）は、後に形成される上層の再配線によって完全に埋め込まれる。従って、半導体装置としての強度が低下することはない。なお第１の実施の形態における変形例として、図１５に示すような構造が考えられる。図１５は、個片化された後の半導体装置の表面を示す図である。なお、説明を容易にするため、図１５では、封止樹脂１１５、柱状電極１１７、外部端子１０５、電極パッド１０９及び再配線の一部が省略された状態で示されている。再配線のうち、ランド部１１３及びマーク４０１は示されている。
【００４３】
図１５に示された半導体装置１００と図２に示された半導体装置１００との差異は、マーク１５０１及びマーク１５０３が存在することである。これらのマーク１５０１及びマーク１５０３は、スクライブライン１０３に沿って設けられ、マーク４０１が設けられている位置を特定するための位置検出用マークとして機能する。これらのマークを設けることによって、下部にマーク４０１が設けれている柱状電極の位置を容易に判別することができる。つまり、マーク１５０１の三角形の頂点が示す方向と、マーク１５０３の頂点が示す方向との交差箇所に、マーク４０１が存在する。
これらのマークは、再配線と同一の層で形成することができる。この場合は、これらのマークは、めっき処理を実行することによって形成される。これらのマークを第２の実施の形態に適用する場合は、これらのマークは、第１層目の再配線と同一の層で形成することができる。
【００４４】
【発明の効果】
本願において開示される発明のうち、代表的な半導体装置によって得られる効果を簡単に説明すると以下の通りである。
すなわち、本発明の半導体装置によれば、マスクアライメントマークとして機能するもしくは位置ずれ検査用のマークとして機能するマークが、第１の構造体を形成する工程で同時に形成される。従って、特別な工程を追加することなく、アライメント精度の向上を達成することができる。
また、このマークは、第１の構造体自体に形成される。従って、チップサイズは増大しない。
さらにこのマークは、後に形成される導電層によって完全に埋め込まれる。従って、半導体装置としての強度及び電気的特性が低下することはない。
そして、結果として、上述した効果を維持しつつ、スクライビング工程の精度を向上させることができる。
【図面の簡単な説明】
【図１】半導体ウエハ１０１の表面側を示す平面図である。
【図２】個片化された後の半導体装置１００の表面を示す図である。
【図３】図２の線３−３についての概略断面図である。
【図４】図２のＡ部分の拡大図である。
【図５】図４の線５−５についての概略断面図である。
【図６】本発明の第１の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図７】本発明の第１の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図８】本発明の第１の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図９】本発明の第１の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図１０】本発明の第１の実施の形態の半導体装置１００の変形例を示す平面図である。
【図１１】本発明の第２の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図１２】本発明の第２の実施の形態の半導体装置１００の製造方法を示す工程図である。
【図１３】図１１（Ｃ）工程における概略平面図の拡大図である。
【図１４】図１１（Ｃ）工程に対応する概略平面図の拡大図である。
【図１５】個片化された後の半導体装置１００の表面を示す図である。
【符号の説明】
１１１・・・金属配線層（再配線）
１１３・・・ランド部
１１７・・・柱状電極
４０１・・・マーク

Claims (18)

  1. 第１の構造体上に、フォトリソグラフィー技術を使用して第２の構造体を形成する工程を経て製造される半導体装置であって、
    前記第２の構造体が被覆する前記第１の構造体の一部に、前記第２の構造体を形成するために必要となるマークが設けられていることを特徴とする半導体装置。
  2. 前記マークは、マスクアライメント用のマークであることを特徴とする請求項１記載の半導体装置。
  3. 前記マークは、前記第１の構造体と、前記第２の構造体を形成するためのパターンとの位置ずれを検査するマークであることを特徴とする請求項１記載の半導体装置。
  4. 前記第１の構造体の材料と前記第２の構造体の材料とが同一であることを特徴とする請求項１乃至３記載の半導体装置。
  5. 回路素子が形成された主表面を有する半導体基板と、
    前記主表面上に形成され、前記回路素子と電気的に接続された電極パッドと、前記電極パッドの一部が露出するよう、前記主表面上部に形成された絶縁膜と、
    前記電極パッドから前記絶縁膜上部に延在し、前記絶縁膜上の所定領域における表面に凹部が形成された配線と、
    前記凹部を含む前記配線上に形成された導電部材と、
    前記配線及び前記導電部材の側面を覆うように前記絶縁膜上に形成された封止樹脂と、
    前記導電部材上に形成された外部端子とを有することを特徴とする半導体装置。
  6. 前記凹部は、前記導電部材を形成するためのアライメントマークであることを特徴とする請求項５記載の半導体装置。
  7. 前記凹部は、前記導電部材を形成するためのマスクパターンを形成する際のアライメントの位置ずれを検査するマークであることを特徴とする請求項５記載の半導体装置。
  8. 回路素子が形成された主表面を有する半導体基板と、
    前記主表面上に形成され、前記回路素子と電気的に接続された電極パッドと、前記電極パッドの一部が露出するよう、前記主表面上部に形成された第１の絶縁膜と、
    前記電極パッドから前記第１の絶縁膜上部に延在する第１層目の配線と、
    前記第１層目の配線の一部を露出する第１の凹部と、第２の凹部とを有し、前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第１の凹部及び前記第２の凹部を含む前記第２の絶縁膜上に形成された第２層目の配線と、
    前記第２層目の配線上に形成された導電部材と、
    前記第２層目の配線及び前記導電部材の側面を覆うように前記第２の絶縁膜上に形成された封止樹脂と、
    前記導電部材上に形成された外部端子とを有することを特徴とする半導体装置。
  9. 前記第２層目の配線層は、前記第２の凹部において、前記第１層目の配線層とは接続されていないことを特徴とする請求項８記載の半導体装置。
  10. 前記第２の凹部は、前記第２の絶縁膜中に複数箇所形成されていることを特徴とする請求項８もしくは９いずれかに記載の半導体装置。
  11. 前記第２の凹部は、前記第２層目の配線を形成するためのアライメントマークであることを特徴とする請求項８記載の半導体装置。
  12. 前記第２の凹部は、前記第２層目の配線を形成するためのマスクパターンを形成する際のアライメントの位置ずれを検査するマークであることを特徴とする請求項８記載の半導体装置。
  13. 回路素子が形成された主表面を有する半導体基板を準備する工程と、
    前記回路素子と電気的に接続された電極パッドを前記主表面上に形成する工程と、
    前記電極パッドの一部を露出する絶縁膜を前記主表面上に形成する工程と、
    前記電極パッドから前記絶縁膜上部に延在し、前記絶縁膜上の所定領域における表面に凹部が設けられた配線を形成する工程と、
    前記凹部及び前記凹部近傍の前記配線上を露出するよう前記絶縁膜上にマスク層を形成する工程と、
    前記凹部内及び露出された前記配線上に、前記マスク層をマスクとして選択的に導電部材を形成する工程と、
    前記マスク層を除去する工程と、
    前記配線及び前記導電部材の側面を覆うように、前記絶縁膜上に封止樹脂を形成する工程と、
    前記導電部材上に外部端子を形成する工程とを有することを特徴とする半導体装置の製造方法。
  14. 前記マスク層を形成する工程は、前記凹部をアライメントマークとして使用し、前記マスク層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記マスク層を形成した後に、前記凹部と前記マスク層との間の距離を検査することを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 回路素子が形成された主表面を有する半導体基板を準備する工程と、
    前記回路素子と電気的に接続された電極パッドを前記主表面上に形成する工程と、
    前記電極パッドの一部を露出する第１の絶縁膜を前記主表面上に形成する工程と、
    前記電極パッドから前記第１の絶縁膜上部に延在する第１層目の配線を形成する工程と、
    前記第１層目の配線の一部を露出する第１の凹部と、第２の凹部とを有する第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、
    前記第１の凹部及び前記第２の凹部を含む前記第２の絶縁膜表面の所定領域が露出するよう、前記第２の絶縁膜上にマスク層を形成する工程と、
    前記１の凹部内、前記第２の凹部内及び前記第２の絶縁膜表面の所定領域上に、前記マスク層をマスクとして選択的に第２層目の配線を形成する工程と、
    前記マスク層を除去する工程と、
    前記第２層目の配線層上及び前記第２の絶縁膜上に封止樹脂を形成する工程と、
    前記第２層目の配線と電気的に接続される外部端子を形成する工程とを有することを特徴とする半導体装置の製造方法。
  17. 前記マスク層を形成する工程は、前記第２の凹部をアライメントマークとして使用し、前記マスク層を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記マスク層を形成した後に、前記第２の凹部と前記マスク層との間の距離を検査することを特徴とする請求項１６記載の半導体装置の製造法。
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