JP3768819B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造置技術に関し、特に、半導体装置の製造工程におけるリソグラフィ技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＬＳＩ（Large Scale Integrated circuit)等を含む半導体装置の製造においては、微細パターンを半導体ウエハ上に形成する方法として、リソグラフィ技術が用いられる。このリソグラフィ技術としては、フォトマスク上に形成されているパターンを縮小投影光学系を介して半導体ウエハ上に繰り返し転写する、いわゆる光学式投影露光方法が主流となっている。露光装置の基本構成については、例えば特開２０００-９１１９２号公報に示されている。
【０００３】
投影露光法における半導体ウエハ上での解像度Ｒは、一般に、Ｒ＝ｋ×λ／ＮＡで表現される。ここにｋはレジスト材料やプロセスに依存する定数、λは照明光の波長、ＮＡは投影露光用レンズの開口数である。この関係式から分かるように、パターンの微細化が進むにつれて、より短波長の光源を用いた投影露光技術が必要とされている。現在、照明光源として水銀ランプのｇ線（λ＝４３８ｎｍ）、ｉ線(λ＝３６５ｎｍ)やＫｒＦエキシマレーザ(λ＝２４８ｎｍ)を用いた投影露光装置によって、ＬＳＩの製造が行なわれている。更なる微細化を実現する目的で、より短波長のＡｒＦエキシマレーザ（λ＝１９３ｎｍ）やＦ2エキシマレーザ（λ＝１５７ｎｍ）の採用が検討されている。但し、一般に短波長になるほど露光装置やプロセスにかかるコスト及びメンテナンスコストがかかるため、複数の露光光源を組み合わして半導体装置を製造している。代表的な例としては、半導体装置の製造工程に応じて、ｉ線とＫｒＦエキシマレーザとを使い分けて半導体装置を製造している。
【０００４】
一般的なフォトマスクは、露光光に透明な石英ガラス基板上に遮光膜としてクロム等からなる薄膜を形成した構造を有する。このようなフォトマスクは、石英板にクロム膜が形成された石英ガラス基板の上に、レジストを塗布し、それをあらかじめ用意した所望のパターン形状に露光し、さらに現像して、レジストのパターンを作り、そのレジストのパターンをエッチングマスクとして使ってクロムをエッチングすることにより製造されている。
【０００５】
一方、例えば特開平５-２８９３０７号公報には、遮光膜として、クロムではなくレジストを用いるフォトマスクが開示されている。これは、フォトレジストがＡｒＦ等のような短波長光に対しては透明性が低いことを利用したフォトマスクである。
【０００６】
【発明が解決しようとする課題】
ところで、半導体装置の製造においては、パターンの微細化が進むにつれて、フォトマスク上のマスクパターンの加工精度が厳しくなると同時にパターンデータ量の増加に伴う、フォトマスク製造コストの増大の問題が顕著になってきている。一般に、１品種の半導体装置を製造する為には、２０〜４０枚程度のフォトマスクを用いる為、フォトマスク製造コストの増大は極めて大きい問題である。また、システムＬＳＩでは、顧客の要求に合わせたカスタム製品を早く供給することが求められており、この要求に答えるため所望のパターンのフォトマスクを短いＴＡＴで準備する必要が高まってきている。また、システムＬＳＩに限らず、製品サイクルが短くなってきたためＬＳＩの開発ＴＡＴの短縮が強く求められている。この意味からも所望のパターンのフォトマスクを短いＴＡＴで準備する必要が高まってきている。特に、システムＬＳＩでは、配線層のデバック率が高いため、この層のマスクを短期間に、しかも低コストで供給することがＬＳＩの短期間開発、コスト低減に役立つ。
【０００７】
上記特開平５−２８９３０７号公報に開示されているフォトマスクは、クロムのエッチング工程を含むことなく製造できるので、マスクコストの低減の効果が期待できる。更に、クロムのエッチング工程を含まないことから、パターン寸法の精度確保の面で有利である。加えてクロムのエッチング工程を含むことなく製造できるので、フォトマスクの製造ＴＡＴも短い。
【０００８】
ところが、上記レジストを遮光体とするフォトマスク技術においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、上記特開平５−２８９３０７号公報の技術においては、レジスト膜からなる遮光体パターンを有するフォトマスクを用いて、半導体ウエハ上にパターンを転写する技術については開示されているが、フォトマスクの位置合わせ検出や識別子検出等のようなフォトマスク上のパターン検出技術について何ら開示されていないし、それを示唆する記載もない。
【００１０】
上記のように半導体装置を製造するときは、上記のように一般に２０〜４０枚程度の多数のフォトマスクを用い、しかも合わせが必要となる。したがって、フォトマスクで形成されるパターンの位置合わせを行うための合わせマーク検出が必要となる。また、多数のフォトマスクを使うことからフォトマスクの名称やロット番号あるいはバーコード等によるフォトマスクの識別記号を用いたマスク管理が必要となる。通常、これらのフォトマスクの合わせマーク検出および識別子検出にはハロゲン光や赤色ダイオード光、ヘリウム−ネオン（Ｈｅ−Ｎｅ）レーザ光等のような波長が２４０ｎｍより長い光が用いられている。しかし、本発明者らの検討結果によれば、図１４に示すように、通常のレジスト材料は、波長２３０ｎｍより波長の長い光に対して遮光性を充分に得ることができず、遮光材として充分に機能しないことが見出された。このため、レジストで合わせマークや識別子が形成されている場合、遮光性、吸光性が不足して識別、認識あるいは検出が困難になるという問題がある。
【００１１】
すなわち、上記レジストを遮光体とするフォトマスクを開示する公報の技術では、フォトマスク上の合わせマーク検出や識別子検出について何ら考慮されていないので、異なるフォトマスクによるパターン間にずれが生じたり、フォトマスクの識別ができず、フォトマスクの管理が難しくなったりするという問題がある。これらの問題、特にマスク識別の問題に関しては、上記レジストを遮光体とするフォトマスクを開示する公報には留意されていない。
【００１２】
なお、図１４には、フェノール樹脂をベースレジンとするレジストの場合のＯＤ値を示している。ここでＯＤ値とは、入射光をＩin、透過光をＩoutとしたとき、−log10(Ｉout/Ｉin)で表される値のことである。また、透過率Ｔ％は、１００×Ｉout/Ｉinであることから、ＯＤ＝−log(Ｔ/100)で表される。ＯＤ値が大きいものほど、光の透過率は小さくなる。なお、ここでは便宜的にレジストの膜厚を1μｍとした。フォトマスクで用いられるときはレジスト膜厚が転写特性に悪影響を与えないよう通常は膜厚０．５μｍ以下で用いられる。膜厚０．５μｍの時にはＯＤ値は１／２となる。通常のベンゼン環を含有するレジストでは、図１４とほぼ同じように、２３０ｎｍより波長の長い光ではＯＤ値が小さい、つまりは透過率が高いため、遮光膜として充分に機能しない。
【００１３】
なお、マスク合わせに関しては、例えば特願平１１−１８５２２１号にメタルで作られた外枠を使用し、その外枠にマスク合わせマークを入れておく方法が開示されている。しかしながら、この方法では、外枠に形成されたパターンと本体パターンとの合わせ描画が必要となるという問題がある。
【００１４】
本発明の目的は、フォトマスクの識別を容易に行うことのできる技術を提供することにある。
【００１５】
また、本発明の他の目的は、フォトマスクの合わせを良好に行うことのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明は、フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有するものである。
【００１９】
また、本発明は、(ａ)透明基板と感光性組成物減光体とを有するフォトマスクをストッカに保管する工程と、(ｂ)前記感光性組成物減光体からなるマークを読み取って前記フォトマスクのマスク識別を行う工程と、(ｃ)該フォトマスクを露光装置上の所定の露光部へ移送する工程と、(ｄ)前記フォトマスク上の感光性組成物減光体からなるアライメントマークの位置を検出して半導体ウエハとの位置合わせを行う工程と、(ｅ)前記露光装置にて該半導体ウエハに前記フォトマスクの所望のパターンを露光する工程と、(ｆ)所定の露光を行った後、該フォトマスクを前記ストッカへ移送する工程とを有し、前記感光性組成物減光体は前記マスク識別を行う光と、アライメントマークを検出する光に対し６０％以下の透過率とするものである。
【００２０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために遮光部（遮光膜、遮光体パターン、遮光領域等）およびレジスト膜にハッチングを付す場合もある。
【００２６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２７】
以下、本実施の形態を図面に基づいて詳細に説明する。なお、減光体とは光の透過率を６０％以下にする膜のことを言い、いわゆる遮光体も、その一形態として含むものとする。また、フォトマスク（以下、単にマスクという）には、レチクルも含む。
【００２８】
まず、実施の形態に先立ち感光性組成物減光体について述べる。
【００２９】
この感光性組成物減光体は、マスク識別を行う光と、アライメントマークを検出する光に対し６０％以下の透過率となるように形成されており、微粒子状物質とバインダーとからなる感光性組成物、吸光剤を含んだレジストなどがある。ここで微粒子状物質としては、無機物の微粒子が挙げられる。具体的には、例えばカーボンブラック、グラファイトのような炭素の微粒子や、酸化チタン、酸化アルミニウム、酸化亜鉛などの金属酸化物の微粒子、アルミニウムや金や銀や銅などの金属の微粒子を使うこともできる。
【００３０】
また、本実施の形態で用いるバインダーは、上記の微粒子状物質を結びつけて膜とするためのもので、一般に高分子化合物や有機化合物が挙げられる。本実施の形態のマスクの形成の際には、活性放射線により遮光体パターンの形成を行うので、本実施の形態で用いるバインダーは、放射線に対して何らかの感光性を有するもの、つまりレジスト材料が望ましい。
【００３１】
次に、このような感光性組成物減光体の材料の調製について述べる。
【００３２】
<調製例１>
ポリヒドロキシスチレン（重量平均分子量約２０，０００）１０ｇ、２，６-ビス（4-アジドベンザル）アセトン‐2，2’-ジスルホン酸‐N,N-ジエチレンオキシエチルアミド４ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含率２０重量％）75ｇ、ヘキサメトキシメチルメラミン１．５ｇに、さらに溶剤としてＰＧＭＥＡを加えて、固形分が１６％のカーボンを分散させたレジスト（Ｉ）を調製した。
【００３３】
<調製例２>
ｐ-ヒドロキシスチレン／ｔ-ブチルアクリレート共重合体（モル比＝５２／４８）１２ｇ、ナフチルイミドトリフレート０．６ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含量１７重量％）５０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分濃度が１４％のカーボンを分散させたレジスト（II）を調製した。
【００３４】
<調製例３>
ｍ、ｐ-クレゾールノボラック樹脂（重量平均分子量７，８００）１０ｇ、ヘキサメトキシメチルメラミン３．０ｇ、2，４-ビス（トリクロロメチル）-６-フェニル-1，３，５-トリアジン０．５ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）とした二酸化チタン分散液（二酸化チタン粒径約２０ｎｍ、含量２０重量％）５０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分濃度が１６％の二酸化チタンを分散させたレジスト（III）を調製した。
【００３５】
<調製例４>
ｍ、ｐ-クレゾールノボラック樹脂（重量平均分子量４，８００）１０ｇ、ポリメチルペンテンスルホン（重量平均分子量４３，５００）１．４ｇ、溶剤を酢酸イソアミルとした酸化アルミニウム（Ａｌ2Ｏ3）分散液（酸化アルミニウム粒径約３０ｎｍ、含量２０重量％）５０ｇ、さらに溶剤として酢酸イソアミルを加えて、固形分濃度が１６％の酸化アルミニウムを分散させたレジスト（IV）を調製した。
【００３６】
<調製例５>
メチルメタクリレート-アクリル酸-ヒドロキシエチルアクリレート共重合体（モル比７０：２０：１０）６．０ｇ、ペンタエリトリトールトリアクリラート４．０ｇ、ｔ_ブチルアントラキノン０．２ｇ、エチルバイオレット０．０１ｇ、ｐ_メトキシフェノール０．１０ｇ、２，２，６，６-テトラメチル-１-ピペリジニルオキシ０．１ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含率２０重量％）３０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分が１６％のカーボンを分散させたレジスト（Ｖ）を調製した。
【００３７】
（実施の形態１）
最初に、マスクの構成についてマスク上面図である図１及び図２を参照しながら述べる。図１はパターン面が黒、すなわち減光体となるいわゆるマスクＡの場合を示し、図２はパターン面が白、すなわち、透過面いいかえればガラス面となるマスクＢの場合を示す。
【００３８】
ＧＰがガラス基板（透明基板）、ＰＡが本体回路パターン領域、１ａが本体回路パターン、１ｂが半導体ウエハ（以下、単にウエハという）に転写されて次工程以降のウエハ上の合わせ基準となるウエハ用合わせマーク、１ｃがマスクの正確な位置を露光装置に伝えるレチクル合わせマーク、１ｄがマスク管理のためのバーコード（識別用マーク）、１ｅがマスク識別のための識別マーク（識別用マーク）、１ｆがフォーカスや位置合わせの経時変化を校正するためのベースライン補正パターン、１ｇがペリクルフレーム、１ｈが短寸法測定パターン、１ｉが長寸法測定パターン、１ｊはハーフトーン位相シフトマスクの位相角モニタマークである。実施の形態１ではバイナリマスクについて述べるので、この中で位相角モニタマーク１ｊは実施の形態１では入れなかった。ハーフトーンマスク位相シフトマスクについて述べる実施の形態２では位相角モニタマーク１ｊを入れた。また、この中で図１の場合、本体回路パターン１ａ、ウエハ用合わせマーク１ｂ、レチクル合わせマーク１ｃ、バーコード１ｄ、識別マーク１ｅ、ベースライン補正パターン１ｋ、短寸法測定パターン１ｈ、長寸法測定パターン１ｉおよび位相角モニタマーク１ｊは下記感光性組成物減光体からなる。図２の場合は、本体回路パターン１ｄとウエハ用合わせマーク１ｂがウィンドー部となって、ガラス面が露出したパターンとなる。フィールド部分１ｍは感光性組成物減光体からなる。
【００３９】
次に、本実施の形態のマスクの製造方法の一例について図３を参照しながら述べる。
【００４０】
まず、図３（ａ）に示すように、例えば石英等からなる透明なガラス基板（ブランクス）ＧＰ上に感光性組成物減光体として微粒子状物質とバインダーとを少なくとも含む遮光体パターン形成用のレジスト膜２を塗布した。具体的には、調製例１に示すようにして調製したカーボンを分散させたレジスト（１）を回転塗布し、例えば１００℃で２分ベークして膜厚５２０ｎｍの塗膜を得た。ここではガラス基板ＧＰとして溶融石英ガラスを用いたが、この他に、例えばＬＥ（Low Expansion Glass）ガラスなどのような光学ガラス、あるいはフッ化カルシウムのような透明結晶も用いることができる。但し、溶融石英ガラスは、ＡｒＦエキシマレーザ領域（波長１９３ｎｍ）まで透明で、且つ熱膨張係数が小さいという特長があってこの意味で優れている。その後、図３（ｂ）に示すように、水溶性導電膜３を塗布し、所望のパターンを加速電圧５０ｋＶの電子線描画装置（日立ＨＬ-８００Ｄ）を用いて電子線ＥＢにて描画した。
【００４１】
ここで用いたカーボンを分散させたレジスト（Ｉ）は、レジスト膜中に分散しているカーボン微粒子により、光が散乱され、透過が妨げられる。分光光度計で別途測定したカーボンを分散させたレジスト（Ｉ）の膜厚１．０μｍでのＯＤ値は図４に示すようになった。本実施の形態のカーボンを分散させたレジスト（Ｉ）は、分散するカーボン微粒子が散乱体として働くために光の透過が抑えられており、ＯＤ値は膜厚１．０μｍのとき、ＡｒＦエキシマレーザー光の波長１９３ｎｍで１１．６、ＫｒＦエキシマレーザー光の波長２４８ｎｍで８．０、ｉ線の露光波長である３６５ｎｍで５．０であった。また、遮光体パターンに含まれた微粒子状物質が照射された光エネルギーを散乱する。光エネルギーの一部分は吸収されるが、散乱が主であるため、エネルギーの遮光体パターン部への蓄積は小さく、そのために劣化が生じ難かった。
【００４２】
微粒子状物質（カーボン）の粒径は、２００ｎｍ以下であるものが望ましく、１００ｎｍ以下のものがより好ましかった。さらには、５０ｎｍ以下のものがもっとも好ましかった。２００ｎｍを超える粒径のものを用いることは不可能ではないが、粒径が大きすぎる場合には、マスクとして形成したパターンの側壁のラフネスが大きくなるため、マスクとしての充分な精度が得られ難い。また、その粒径があまり大きいと遮光体パターン内において上手く（均一に）分散させることができない。遮光体パターンに含まれる微粒子状物質の粒径は均一とはなり難く、種々の粒径のものが含有される。ここで示した粒径２００ｎｍは最高値であり、その前後に粒径の分布を有するものである。遮光体パターン中の微粒子状物質の粒径を同じ寸法またはほぼ同じ寸法のものとしても良いが、粒径が相対的な大きな微粒子状物質と、相対的に小さな微粒子状物質とを含有させることにより、大きな微粒子状物質間に小さな微粒子状物質を分布させることができる。すなわち、大きな微粒子状物質間の隙間を小さな微粒子状物質で埋め込むことができる。これにより、上記露光光の透過率を変化させることができる。また、大きな微粒子状物質のみで構成した場合に比べて、露光光の透過率を下げることができる。なお、ここで言う粒径は、微粒子状物質の測定の際に１個として測定される状態のものの粒径をいい、１個の微粒子状物質の粒径である場合もあるが、複数の微粒子状物質の集合体の粒径である場合もある。
【００４３】
電子線描画の後、図３（ｃ）に示すように、界面活性剤として、ドデシルスルホン酸ナトリウム０．３重量％を含む２．３８重量％テトラメチルアンモニウムヒドロキシド(TMAH)水溶液によって現像を行い、カーボンを少なくとも含む減光体パターン２ａを形成した。上述の帯電防止膜は水溶性であり、レジストパターン現像と同時に除去される。カーボンを分散させたレジスト（Ｉ）はネガ型レジストであり、露光量２０μC/cm2で、残膜厚５００ｎｍの最小寸法０．８μｍの所望のパターンが形成できた。これによって、カーボンブラックの微粒子を含む所望の形状の減光体パターン２ａ（感光性組成物減光体）を有するマスクが製造できた。本実施の形態では、マスクの製造に際して、クロム等のようなメタル膜の堆積およびエッチング工程が無い。このため、マスクの製造工程を簡略できるので、マスクの製造時間を大幅に短縮できる。また、上記メタル膜のエッチング工程を無くせることにより、エッチングによるパターン寸法精度の劣化を抑制できるので、マスク上のパターン寸法精度を向上でき、その結果、ウエハ上に転写されるパターンの転写精度を向上させることができる。さらに、上記メタル膜の堆積およびエッチング工程を無くせることにより、異物を大幅に低減できるので、マスクの歩留まりおよび信頼性を大幅に向上させることが可能となる。
【００４４】
上記電子線描画により形成されたパターン部のＯＤ値を測定したところ、１．０μｍの膜厚に換算した値では、先の図４に示したものとほぼ変わらなかった。したがって、５００ｎｍのＯＤ値では、ＫｒＦエキシマレーザー光の波長２４８ｎｍで４．０で、透過率に換算すると０．０１％であることから、このマスクは、ＫｒＦエキシマレーザー露光用のマスクとして適当であることが明らかとされた。また、ｉ線マスクとしての適用を考えると、５００ｎｍのＯＤ値では、２．５であり、透過率０．３２％と若干大きかった。このままの膜厚でもｉ線用として用いられるが、カーボンを分散させたレジスト（Ｉ）の膜厚を少し厚くして、６００ｎｍの膜厚で別にフォトマスクを形成した。６００ｎｍの膜厚での３６５ｎｍでのＯＤ値は３．０であり、透過率は０．１０％であった。またＡｒＦエキシマレーザ光用としては、カーボンを分散させたレジスト（Ｉ）の透過率が１９３ｎｍではより小さくなることから、膜厚を３００ｎｍにしてフォトマスクを作成した。この場合のＯＤ値は、３．５であり、透過率は０．０３２％であった。波長が長くなるに従いOD値は下がるが膜厚が３００ｎｍの場合でも波長750nmでOD値は２．５、透過率に直して１８%であった。
【００４５】
ＫｒＦエキシマレーザー露光用のマスクで、減光部の透過率を変えたものを作製したところ、波長２４８ｎｍでの透過率が１％以下でバイナリーマスクとして機能した。さらに、透過率が０．５％以下のものでは、孤立パターンのリニアリティーが確保され、より望ましいことが本発明者らによって初めて明らかとされた。さらに、透過率が０．１％以下のものでは、密集パターンのリニアリティーが確保され、さらに望ましいことが本発明者らによって初めて明らかとされた。
【００４６】
現像後はマスクとして使う際の、露光光に対する耐性をより向上させるために熱処理を行なった。ここではその熱処理温度を、例えば１２０℃としたが、この温度は一例に過ぎずレジストの材料によって変わる。レジストパターンに変形が起らない範囲でなるべく高い温度で処理するのが好ましい。なお、この熱処理によって、膜厚や透過率はほとんど変化しなかった。
【００４７】
本実施の形態のマスクは、有機膜の塗布、露光、現像で製造でき、クロム膜被着時のような真空装置を使ったスパッタリング工程やクロム膜のエッチング工程が無いためマスク製造歩留りも高かった。また、マスク使用後も、本実施の形態のように微粒子状物質としてカーボンブラックを用いた場合には、アッシングや溶剤処理によって完全にブランクスの状態に再生処理することができる。したがって、資源再利用の上でも効果があった。
【００４８】
なお、微粒子状物質（カーボン等）とバインダーとを少なくとも含む遮光体パターン部における微粒子状物質の含量は、１０％以上、９９％以下であるものが望ましかった。１０％以下では特に長波長側での透過率が高くなり、合わせ検出等に問題が生じた。遮光体パターンを形成するためには、通常は微粒子状物質とバインダーとを組み合わせることになり、ある程度の含量をバインダーが占めることになるが、パターン形成後に焼結処理のように熱エネルギーを与えることにより、バインダー部分を減らして、微粒子状物質の含量を上げることもできる。ここでは微粒子上物質としてカーボンをとりあげたが、カーボンやグラファイトの微粒子を含む遮光体パターンの場合は、アッシングにより除去が可能である。したがって、アッシングの工程により一度作ったマスクから、石英やガラスの基板を再生できるという利点がある。
【００４９】
次に、このマスクを使った半導体装置の製造方法の一例を説明する。図５にその工程フローを示し、図６にリソグラフィ工程で用いた露光装置ＥＸの一例を示す。最初に図５を用いて工程を説明する。
【００５０】
上記マスク（製造する半導体装置に必要な各工程に対応した複数のマスク）を、そのウエハ識別記号（図１、図２の識別マーク１ｅ）を参照しマスクストッカ（以下、単にストッカという）のスロット番号と対応させながらストッカに保管する。この際、バーコード（図１、図２のバーコード１ｄ）を機械で光学的に読み取って保管管理しても良い（工程１００）。
【００５１】
次に、製造する半導体装置の品種、工程等に対応したマスクを対応するスロットから引き出し、ウエハ識別記号あるいはバーコード等を読み取ってマスクの確認を行う。したがって、本実施の形態では、マスクの管理を容易に行うことができる。また、この確認の際、バーコード１ｄや識別マーク１ｅに記載されているマスクキングブレード位置、そのマスクの露光前歴による露光量補正、フォーカスレベル補正露光、透過部占有率によるレンズヒーティング補正、合わせ位置オフセット補正、露光ショットマップ等のような露光情報を読み取って次工程以降に活用するとさらに作業が効率的になる（工程１０１）。
【００５２】
その後、マスクを露光装置のマスクステージに移送し（工程１０２）、マスクアライメントマーク（図１、図２のレチクル合わせマーク１ｃ）を検出してマスクの置かれている正確な位置を求め、ウエハの位置と参照することによりマスク−ウエハ間の位置合わせを行う。すなわち、本実施の形態では、露光処理に先立ってマスクの位置をレチクル合わせマーク１ｃにより容易に検出できるのできる（工程１０３）。その後、上記露光情報を基に露光を行った後（工程１０４）、マスクを前記ストッカに戻す（工程１０５）。
【００５３】
以上の工程のポイントについて図６を参照しながら説明を加える。本露光装置ＥＸは、縮小投影露光装置部４、ストッカ５、マスクモニタ６およびマスク搬送系７を主な構成要素として有している。縮小投影露光装置部４の光源４ａから発する露光光はフライアイレンズ４ｂ、照明形状調整アパーチャ４ｃ、コンデンサレンズ４ｄ，４ｅおよびミラー４ｆを介して上記マスクＡまたはマスクＢ（マスクＡ，Ｂと記す）を照射する。このマスクＡ，Ｂは、減光体パターンが形成された主面（第１の主面）を下方（ウエハ８側）に向けた状態で載置（セッティング）されている。したがって、上記露光光は、マスクＡ，Ｂの裏面（第２の主面）側から照射される。これにより、マスクＡ，Ｂに描かれたマスクパターンは、投影レンズ４ｇを介して試料基板であるウエハ８上に投影される。マスクＡ，Ｂの第１の主面には、異物付着によるパターン転写不良を防止するためのペリクルＰＥが場合によって設けられている。マスクＡ，Ｂは、マスク位置制御手段４ｈで制御されたマスクステージ４ｉ上に真空吸着され、位置検出手段４ｊにより位置合わせされ、その中心と投影レンズの光軸との位置合わせが正確になされている。ウエハ８は，試料台４ｋ上に真空吸着されている。試料台４ｋは、投影レンズ４ｇの光軸方向、すなわち、Ｚ軸方向に移動可能なＺステージ４ｍ上に載置され、さらに、ＸＹステージ４ｎ上に搭載されている。Ｚステージ４ｍおよびＸＹステージ４ｎは、主制御系４ｐからの制御命令に応じてそれぞれの駆動手段４ｑ，４ｒによって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ４ｍに固定されたミラー４ｓの位置として、レーザ測長器４ｔで正確にモニタされている。さらに、位置検出手段４ｊには、例えばダイオードランプやハロゲンランプ（波長４００〜７５０ｎｍ）が用いられている。
【００５４】
半導体装置を製造するのに必要なマスク群は、エレベーション機構が付いているストッカ５に収められている。但し、エレベーション機構は必ずしもストッカ５側に設けておく必要はなく、マスク搬送系７側に設けても良い。品種、工程に適したマスクＡ，Ｂをストッカ５からマスク搬送系７で引き出し、マスクの識別マーク１ｅあるいはバーコード１ｄ（図１，図２参照）をマスクモニタ６の照明系６ａで照射し、受光系６ｂでその情報を情報は読み取る。照明系６ａには白色ランプ（波長４００〜６００ｎｍ）を用いた。その他、ダイオードランプや半導体レーザ（波長４５０〜７５０ｎｍ）などを用いても良い。読み取るパターン自体小さいものではないので受光系６ｂを含め高価な短波長光を使う必要はない。特に、識別マーク１ｅは、作業者も目視で確認することがあるので、それに対応して可視光で読み取るのが好ましい。読み取られた情報は主制御系４ｐへ送られ、マスクＡ，Ｂが所望のものであるかの確認を行うと共に、例えばマスキングブレード位置、露光量補正、合わせ補正、露光ショットマップ、レンズヒーティング補正のデータとする。その後、マスクＡ，Ｂはマスクステージ４ｉに送られる。
【００５５】
本実施の形態により、適用するマスクの管理を容易かつ極めて効率的に行うことができた。しかも、露光量補正等のＱＣ（Quality Control）補正も容易かつ極めて効率的に行うことができた。すなわち、低コストで、ＴＡＴも短いマスクを一連の半導体装置の製造工程に用いることができた。したがって、少量多品種の半導体装置を、短時間に開発でき、かつ低コストで製造することができる。
【００５６】
さらに、本実施の形態によれば、用済みのマスクを再生して用いるとさらにマスクのコストを低減でき、且つ省資源効果も生じる。その手順について図７を参照しながら説明する。
【００５７】
マスクのストッカ保管からマスク識別、露光情報読取、マスクの露光部への移送、マスク合わせ、露光、ストッカへの返送までは上記の工程と同じである。再度、そのマスクを使用する計画がある場合は保管しておいて、再度上記工程により使用する。使用する計画のない用済みのマスクである場合（工程１０６）、ストッカ５から取り出して、マスク上の感光性組成物減光体をO2プラズマアッシングなどで剥離し（工程１０７）、オゾン硫酸やブラシ洗浄などのような洗浄を行って異物がガラス基板ＧＰ上にないことを確認し、確認されればマスクのガラス基板として再利用し（工程１０８）、再度、感光性組成物減光体の塗布（工程１０９）、描画、現像（工程１１０）等のマスク作製工程を行う。作製されたマスクは、新規マスクとしてストッカ保管以降の前記工程に従いリソグラフィ工程に用いられる。本実施の形態のマスクにおいては、マスクのバーコード１ｄや識別マーク１ｅ等も上記感光性組成物減光体で構成されているので、上記マスクの再生を行った場合に、その識別マークやバーコードを、再生後のマスクのための識別マークやバーコードに変更することができる。したがって、再生後のマスクの管理も容易、かつ極めて効率的に行うことができる。また、露光量補正等のＱＣ補正も、容易かつ極めて効率的に行うことができる。
【００５８】
（実施の形態２）
本実施の形態ではハーフトーン位相シフトマスクの場合を述べる。
【００５９】
前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、前記調製例２で調製したカーボンを分散させたレジスト（II）を用いて、前記実施の形態１と同様にして、ガラス基板上に減光体パターンを形成した。ただし、カーボンを分散させたレジスト（II）はポジ型レジストであるため、図３のマスクの製造工程で電子線照射部が現像後に残ったのとは反対に、膜の未照射部が残り、照射部が現像で除去された。構成としては、図２に示すようなフィールド部分１ｍがハーフトーン膜で形成されているダークフィールドマスクとした。
【００６０】
カーボンを分散させたレジスト（II）は、ＫｒＦエキシマレーザー光の波長で膜厚１．０μｍでＯＤ値が７．０であった。この材料を回転塗布し、例えば１１０℃で２分ベークして、膜厚０．２２μｍの塗膜を得た。次に、加速電圧５０ｋＶの電子線描画装置で描画を行い、露光後ベークを、例えば１３０℃、２分及び現像を前記実施の形態１と同じ現像液で４５秒程度行って、例えば０．１８μｍホールパターンを有するマスクを得た。次に、レジストパターンの変形等を防止するためにＤＵＶ光を照射しつつ、１５０℃で熱処理を行った。
【００６１】
熱処理後のマスク上のカーボンを分散させたレジスト（II）のパターンの膜厚は、例えば０．１９μｍであり、その膜厚でのＫｒＦエキシマレーザー光の透過率は５％であった。また、この膜厚で、この膜を透過する光の位相は、ほぼ１８０°（＝π）に反転した。このことから、このマスクは、ＫｒＦエキシマレーザー光を露光光源とする際のハーフトーン型の位相シフトマスクとして適していることが明らかとされた。なお、光の位相反転は、３π、５π…とすることもできる。
【００６２】
さらに、ＫｒＦエキシマレーザー露光用のマスクで、遮光部の透過率を変えたものを作成したところ、透過率が２％以上、１６％以下でハーフトーンマスクとしての効果があることが明らかとされた。さらに、透過率が９％程度から１６％以下のものでは、ハーフトーンマスクとしての効果が大きいものの、サブピークが発生してしまい、補助パターンを配置する必要があることが本発明者らによって明らかとされた。また、透過率が４％程度から９％のものでは、サブピークは発生するものの顕著ではなく、マスクのレイアウトで防ぐことができることが本発明者らによって明らかとされた。さらに、透過率が２％以上、４％程度までのものでは、ハーフトーンマスクとしての効果は小さいものの、サブピークもなく、リニアリティが確保されることが本発明者らによって明らかとされた。
【００６３】
マスクのレチクル合わせマーク１ｃの検出には、例えば波長７５０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に、３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が７５０ｎｍより短い場合は、この感光性組成物減光体の透過率は、より小さくなるためパターン検出の問題は生じなかった。また、マスクのバーコード１ｄおよび識別マーク１ｅも同様に透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。なお、短波長側は、露光装置の露光光源で規制される。ＡｒＦエキシマレーザ光を使う場合は１９３ｎｍで、Ｆ2エキシマレーザ光を使う場合は１５７ｎｍで、上記透過率以下にする必要があった。
【００６４】
（実施の形態３）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例３で調製した二酸化チタンを分散させたレジスト（III）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に塗膜を形成し、電子線描画装置により露光を行って、次いで露光後ベーク、スプレー現像を行って、例えば膜厚０．６０μｍで最小寸法が１．０μｍのネガ型の減光体パターンを形成した。
【００６５】
二酸化チタンを分散させたレジスト（III）で形成した減光体パターン部の膜厚０．６０μｍでのＯＤ値は、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．８（透過率０．００１６％）、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．９（透過率０．０１３％）、ｉ線の露光波長である３６５ｎｍで２．４（透過率０．３９％）であった。
【００６６】
この場合も前記実施の形態２と同様に、図１および図２に示したように、マスクＡ，Ｂのレチクル合わせマーク１ｃの検出には波長７５０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が７５０ｎｍより短い場合は、この感光性組成物減光体の透過率はより小さくなるためパターン検出の問題は生じなかった。バーコードマーク１ｄおよび識別マーク１ｅも同様に透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。
【００６７】
（実施の形態４）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例４で調製した酸化アルミニウムを分散させたレジスト（IV）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に塗膜を形成し、電子線描画装置により露光を行って、次いで露光後ベーク、スプレー現像を行って、例えば膜厚０．７０μｍで最小寸法が１．２μｍのポジ型の減光体パターンを形成した。
【００６８】
酸化アルミニウムを分散させたレジスト（IV）で形成したパターン部の膜厚０．７０μｍでのＯＤ値は、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．７（透過率０．００２０％）、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．６（透過率０．０２５％）、ｉ線の露光波長である３６５ｎｍで２．２（透過率０．６３％）であった。
【００６９】
この場合、図１および図２に示したように、マスクＡ，Ｂのレチクル合わせマーク１ｃの検出には波長６６０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が６６０ｎｍより短い場合は、この感光性組成物の透過率はより小さくなるためパターン検出の問題は生じなかった。バーコード１ｄおよび識別マーク１ｅには白色光（例えば波長４００〜６００ｎｍ）を用いたが透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。
【００７０】
（実施の形態５）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例５で調製したカーボンを分散させた分散させたレジスト（Ｖ）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に回転塗布し、例えば９０℃、１分ベークして、膜厚７００ｎｍの塗膜を得た。それをガラス基板側からレーザーライター（ＡＬＴＡ３５００）により、波長３６４ｎｍの光を５０ｍＪ／ｃｍ2照射して、露光後、界面活性剤としてポリオキシエチレン０．０５％を含む、０．２％水酸化テトラメチルアンモニウムで１２０秒間現像して、ネガ型のパターンを得た。その結果、例えば残膜厚５００ｎｍで最小寸法が２μｍのパターンを含むマスクを得た。このときのｉ線（３６５ｎｍ）でのレジストパターン部のＯＤ値は２．４で、透過率は０．４％であった。
【００７１】
このマスクも上述のマスク保管からマスク識別、合わせ、露光工程をともなったリソグラフィを行い、効率良くリソグラフィを行うことができた。
【００７２】
（実施の形態６）
本実施の形態では、カーボン等のような微粒子物質をバインダーに含有させた感光性組成物ではなく、一般のレジストに吸光剤を添加した例を示す。したがって、前記実施の形態１と異なるのは感光性組成物減光体だけで、図５に示したようなリソグラフィの手順等は再利用の手順を含めて前記実施の形態１と同じである。
【００７３】
感光性組成物減光体としてノボラック樹脂をベース樹脂とした化学増幅系電子線レジストにジシンナマルアセトンと1,8-ジメトキシ-9,10-ビス（フェニルエチニル）アントラセンおよびクロロフィルaをそれぞれ１０ｗｔ％添加した。この添加により波長３５０ｎｍ〜７５０ｎｍにわたって膜厚１μｍのこの感光性組成物減光体膜を透過する透過率を６０％以下とすることができた。このことによりマスク識別や合わせマーク検出を行うことが可能となった。さらに、アントラセンメタノールを添加することにより波長２４８ｎｍの透過率を１％以下とすることができ、ＫｒＦ用のマスクとすることもできた。
【００７４】
（実施の形態７）
図８（ａ）〜（ｇ）は、本発明の他の実施の形態である半導体装置の製造方法に用いる位相シフトマスクの製造方法の一例を示したものである。
【００７５】
まず、図８（ａ）に示すように、石英等からなるガラス基板（ブランクス）ＧＰ上にシフタ膜９を堆積した。その膜厚をｄ、露光光の波長をλ,シフタ膜９の露光波長に対する屈折率をｎとしたときに、ｄ＝λ／2(ｎ−１)となるように設定した。
【００７６】
ここでシフタ膜９は、例えばスパッタリング法によって形成された酸化シリコン膜（ＳｉＯx）としたが、これに限るものではない。露光光を透過し、膜厚及び屈折率が均質な膜であれば他の膜を用いることも出来る。特に、ＳｎＯxやＴｉＯx等のような屈折率が高い膜は膜厚（＝ｄ）も薄くでき、その後の減光体パターンの形成が容易になることから好ましい。屈折率が1.6以上でその膜厚効果が現れてくる。また、導電性膜であれば次に示すレジスト電子線（ＥＢ）描画の際チャージアップの影響を受けることがないため、このシフタ膜９は導電性膜であることが好ましい。導電膜としてはＩＴＯ（インジウム−ティン−オキサイド）等がある。
【００７７】
また、耐久性を向上させるためにシフタ膜９を被着した後で加熱処理を施したが、その膜厚（＝ｄ）の設定は、この熱処理後の膜厚である。ここでは熱処理として、例えば２００℃、３０分のベークを行なったがこれに限るものではない。また、この膜厚は、位相角を決定する重要なものなので熱処理を含めた膜形成後測定し、基準値以内に収まっていない場合は除去及び再形成した。この膜厚ばらつきの許容値は寸法及び必要寸法精度によって左右されるが一般には１％程度である。平坦上にシフタ層を被着することから膜厚均一性がとれ易く、またエッチング時のローディング効果による寸法毎に位相角（膜厚）が変わるという問題も生じないことから高い解像度と寸法精度を容易に得ることが出来た。ここではシフタ膜形成法としてスパッタリング法を用いたが、ＣＶＤ（Chemical Vapor Deposition）や塗布形成法も用いることが出来る。特に、塗布形成法は膜厚の均一性が良いという特長があり、この場合は０．２％の均一性で膜形成することも可能であった。これは位相角ズレに換算して約０．１°に相当する精度の高いものである。また、位相シフタ膜の膜欠陥（ピンホール欠陥や異物欠陥）を検査し、欠陥が検出された場合はシフタ膜９を再生、再作成した。初期の段階で位相欠陥に繋がる欠陥対策が可能となるため工程管理を容易とすることができる。
【００７８】
次に、図８（ｂ）に示すように、シフタ膜９の上に電子線レジスト１０を塗布形成し、所望のシフタ描画パターンを露光した。シフタ膜９が導電膜でない場合は、この電子線レジスト１０の上に水溶性導電膜を形成し、ＥＢ描画時のチャージアップ対策を施した。このような対策を施さないとチャージアップにより描画パターンの位置ずれを起こす。本実施の形態では、水溶性導電膜を形成しておいたためチャージアップによる描画位置ずれは起こさなかった。チャージアップを防止するために必要な導電率を調べたところシート抵抗で５０ＭΩ／ｃｍ2以下の抵抗に抑えれば十分な効果があることが本発明者らによって明らかとされた。
【００７９】
次に、図８（ｃ）に示すように、現像を行なってレジストパターン１０ａを形成し、その後、図８（ｄ）に示すように、このレジストパターン１０ａをマスクにしてエッチングによってシフタ膜９を加工し、さらに図９(e)に示すようにレジストを除去してシフタパターン９ａをガラス基板ＧＰ上に形成した。この際、シフタパターン９ａの側面をテーパ加工しておいた。テーパー角は、例えば約６０°とした。ここでエッジ検出法で位相シフタ欠け欠陥や残り欠陥を検査した。遮光体がこのシフタパターン９ａの回りを取り囲んでいないためエッジ検出法でシフタ欠陥を検査出来るため簡便でかつ検出精度の高い位相欠陥検査を行なうことが出来た。
【００８０】
その後、図８（f）に示すように、調製例１で調整したカーボンを分散させたレジスト（Ｉ）からなるレジスト膜１１を、例えば膜厚４２０ｎｍで塗布し、所望の形状のＥＢ描画を行った。この露光の際もシフタパターン９ａの描画の際と同様チャージアップ防止のための導電膜を形成することが有効である。本実施の形態においてはシート抵抗３０ＭΩ／ｃｍ2の導電膜をレジスト膜１１上に被着した（図示せず）。
【００８１】
ここでは、シフタパターン９ａの端部がテーパ加工してあるためレジスト膜１１の被覆性が良く、膜厚変動も比較的少ない。このため、レジスト膜１１からなる減光体パターンの寸法精度が高かった。直接段差上を横切るパターンはないが、レジスト膜１１の厚さ変動の影響は広い範囲に及ぶため、このテーパ加工の効果は大きい。ここでは、テーパ角を６０°としたが、これより値を小さくして、よりなだらかにすると膜厚変動が減る。一方で合わせ余裕を持たせたうえでそのテーパ部を覆うようにレジスト膜１１からなる減光体パターンを形成しておく必要があることから最小の減光体パターン幅が制限される。最適なテーパ角は、パターン最小ルール及びシフタと、この減光体パターンの合わせ精度の見合いとから決まる。
【００８２】
その後、図８（ｇ）に示すように、現像を行なってカーボンを分散させたレジスト（Ｉ）からなるレジストパターン１１ａ（すなわち、減光体パターン）を形成した。さらに、加熱あるいはＤＵＶ照射あるいはその双方の処理を行った。この処理を施すことにより減光体パターン（レジストパターン１１ａ）の露光光に対する照射耐性が高めることが可能である。
【００８３】
このうようにして形成したカーボンを分散させたレジスト（Ｉ）のレジストパターン１１ａ部の残膜厚４００ｎｍにおけるＯＤ値を測定したところ、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．２であり、透過率に換算すると０．０６３％であった。また、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．０であり、透過率に換算すると０．０１％であった。したがって、このようにして形成したカーボンを分散させたレジスト（Ｉ）のレジストパターン１１ａは、ＫｒＦ及びＡｒＦエキシマレーザー露光用のレベンソン型位相シフトマスクの減光部として適当であることが明らかとされた。
【００８４】
さらに、調製例３、４で調製した微粒子状物質を分散させたレジストを用いても、同様にレベンソン型位相シフトマスクが形成できた。
【００８５】
本実施の形態による位相シフトマスクは、位相誤差０．５°以内という極めて位相制御性が高いものであり、その寸法依存性もないことから、パターン転写を行なったときの寸法精度及び解像度が高かった。また、減光体パターン（レジストパターン１１ａ）は、ブランクス及び位相シフタと大きな面積で接触しておりパターン剥がれ等のような欠陥も発生しなかった。さらに、製造工程もメタルを減光体とする通常のマスクの製造工程に比べ相対的に少ないため歩留まりも高く、またＴＡＴも短かった。ＴＡＴは、約半減し、歩留まりは上記通常のマスクの製造方法の３０％から９０％へと大幅に改善させることができた。
【００８６】
このレベンソン型位相シフトマスクを前記実施の形態１と同様の方法でマスク保管、マスク識別、合わせマーク検出、露光、ストッカ移送し、半導体装置を製造した。その結果、微細回路パターンを持つ半導体装置を低コストで製造期間も短く作製することができた。したがって、少量多品種の半導体装置の製造に対応できる。
【００８７】
なお、本実施の形態では、位相シフタとしてＳｉＯx膜を用いたが、この他感光性透明膜を用いたり、あるいは基板のガラスを掘り込んで位相差を持たせたりすることもできる。
【００８８】
（実施の形態８）
本実施の形態は、ツイン・ウエル方式のＣＭＩＳ（Complementary MIS)回路を有する半導体集積回路装置の製造に関するもので、図９を用いて説明する。
【００８９】
図９は、その製造工程中におけるウエハ８の要部断面図である。ウエハ８を構成する半導体基板８Ｓは、例えばｎ-型の平面が円形状のＳｉ単結晶からなる。その上部には、例えばｎウエルＮＷＬおよびｐウエルＰＷＬが形成されている。ｎウエルＮＷＬは、例えばリンまたはＡｓが導入されてｎ型に設定されている。また、ｐウエルＰＷＬには、例えばホウ素が導入されてｐ型に設定されている。ｎウエルＮＷＬおよびｐウエルＰＷＬは以下のようにして形成する。
【００９０】
まず、半導体基板８Ｓ上にマスク合わせ用のウエハアライメントマークを形成する（図示せず）。このウエハアライメントマークは選択酸化工程を付加してウエル形成時に作成することもできる。その後、図９（ａ）に示すように、半導体基板８Ｓ上に酸化シリコン等からなる酸化膜１２ａを形成し、引き続きインプラマスク用のレジストパターン１３ａをｉ線リソグラフィにより酸化膜１２ａ上に形成する。その後、ｎウエルＮＷＬ形成用のリンを半導体基板８Ｓにイオン注入した。
【００９１】
その後、アッシングを行ってレジストパターン１３ａを除去し、酸化膜１２ａを除去した後、図９（ｂ）に示すように、半導体基板８Ｓ上に酸化シリコン等からなる酸化膜１２ｂを形成し、引き続きイオン注入マスク用のレジストパターン１３ｂをｉ線リソグラフィにより酸化膜１２ｂ上に形成する。その後、ｐウエル形成用のホウ素を半導体基板８Ｓにイオン注入した。
【００９２】
その後、レジストパターン１３ｂおよび酸化膜１２ｂを除去し、半導体基板８Ｓの主面（第１の主面）に、図９（ｃ）に示すように、例えば酸化シリコン膜からなる分離用のフィールド絶縁膜１４を溝型アイソレーションの形で形成した。
【００９３】
なお、アイソレーション方法としては、ＬＯＣＯＳ（Local Oxidization of Silicon）法を用いても良い。但し、溝型アイソレーションの方が微細、高集積が可能である。このアイソレーション形成時のリソグラフィには、ＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態１に記載の感光性組成物減光体パターンを有するＫｒＦエキシマレーザー光用のマスクを用いた。
【００９４】
このフィールド絶縁膜１４によって囲まれた活性領域には、ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐが形成されている。ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐのゲート絶縁膜１５は、例えば酸化シリコン膜からなり、熱酸化法等によって形成されている。また、ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐのゲート電極１６は、例えば低抵抗ポリシリコンからなるゲート形成膜をＣＶＤ法等によって堆積した後、その膜を、ＡｒＦエキシマレーザー光を露光光源とする縮小投影露光装置および前記実施の形態１に記載の感光性組成物減光体からなる減光体パターンを有するＡｒＦエキシマレーザー光用のマスクを用いてリソグラフィを行い、その後、エッチングを行って形成されている。半導体基板８Ｓ上のレジストには、例えばアクリル樹脂系の化学増幅系レジストを用いた。
【００９５】
このゲート電極１６は、ＫｒＦエキシマレーザー光を露光光源とする縮小投影露光装置および前記実施の形態７に記載の減光体パターンを有するＫｒＦエキシマレーザー光用のレベンソン型位相シフトマスクを用いてリソグラフィを行っても形成できた。ただし、寸法精度の関係でＡｒＦエキシマレーザー光を用いた露光処理の方が望ましい。また、前記実施の形態７記載の位相シフトマスクを用いると、さらに寸法精度を向上させることができるので、より好ましい。
【００９６】
ｎＭＩＳ Ｑｎの半導体領域１７は、例えばリンまたはヒ素を、ゲート電極１６をマスクとして半導体基板８Ｓにイオン注入法等によって導入することにより、ゲート電極１６に対して自己整合的に形成されている。また、ｐＭＩＳ Ｑｐの半導体領域１８は、例えばホウ素を、ゲート電極９をマスクとして半導体基板３ｓにイオン注入法等によって導入することにより、ゲート電極１６に対して自己整合的に形成されている。ただし、上記ゲート電極１６は、例えば低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく種々変更可能であり、例えば低抵抗ポリシリコン膜上にタングステンシリサイドやコバルトシリサイド等のようなシリサイド層を設けてなる、いわゆるポリサイド構造としても良いし、例えば低抵抗ポリシリコン膜上に、窒化チタンや窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属腹を設けてなる、いわゆるポリメタル構造としても良い。
【００９７】
まず、このような半導体基板８Ｓ上に、図９（ｄ）に示すように、例えば酸化シリコン膜からなる層間絶縁膜１９ａをＣＶＤ法等によって堆積した後、その上面にポリシリコン膜をＣＶＤ法等によって堆積する。続いて、そのポリシリコン膜上にリソグラフィをおこない、エッチングしてパターニングした後、そのパターニングされたポリシリコン膜の所定領域に不純物を導入することにより、ポリシリコン膜からなる配線２０Ｌおよび抵抗２０Ｒを形成する。
【００９８】
その後、図９（ｅ）に示すように、半導体基板８Ｓ上に、例えば酸化シリコン膜からなる層間絶縁膜１９ｂをＣＶＤ法等によって堆積した後、層間絶縁膜１９ａ，１９ｂに半導体領域１７，１８および配線２０Ｌの一部が露出するようなコンタクトホール２１をＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態２のハーフトーン型位相シフトマスクを用いてリソグラフィを行い、エッチングして穿孔する。ウエハ８上のレジストには、ＫｒＦエキシマレーザ光に感度を持つフェノール樹脂をベース樹脂とした化学増幅系レジストを用いた。
【００９９】
ここでは、コンタクトホール２１の孔径が、例えば０．１８μmであったため、ＫｒＦエキシマレーザ露光を用いたが、０．１５μmより小さな孔径が必要な場合は、ＡｒＦエキシマレーザ露光を用いれば良い。ＫｒＦエキシマレーザ露光では、０．１５μmより小さな孔径を安定して解像することが困難なためである。
【０１００】
さらに、半導体基板８Ｓ上に、チタン(Ｔｉ)、窒化チタン(ＴｉＮ)およびタングステン(Ｗ)からなる金属膜をスパッタリング法およびＣＶＤ法により順次堆積した後、その金属膜をＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態１のマスクを用いてリソグラフィを行い、エッチングすることにより、図９（ｆ）に示すように、第１層配線２２Ｌを形成する。
【０１０１】
ウエハ８上のレジストには、ＫｒＦエキシマレーザ光に感度を持つフェノール樹脂をベース樹脂とした化学増幅系レジストを用いた。これ以降は、第１層配線２２Ｋと同様に第２層配線以降を形成し、半導体集積回路装置を製造する。ここでは配線ピッチが、例えば０．３６μｍであったため、ＫｒＦエキシマレーザ露光を用いたが、解像度の関係から０．３μmより配線ピッチパターンを形成する場合はＡｒＦエキシマレーザ露光を用いる。
【０１０２】
カスタムＬＳＩ（Large Scale Integrated circuit）製品では特に第１配線層を中心にマスクデバッグが行われることが多い。第１配線層へのマスク供給ＴＡＴの速さが製品開発力を決め、かつ必要なマスク枚数も多くなるのでこの工程に本実施の形態を適用するのは効果が特に大きい。また、第２層配線での最小パターン寸法は、例えば０．３５μm（パターンピッチは０．８μm）と露光波長(０．２４８μm)に比べて十分太いものであった。そこで、そこには前記実施の形態１のＫｒＦエキシマレーザー光用のマスクを適用した。
【０１０３】
本実施の形態では、全てのリソグラフィ工程に前記実施の形態１〜７までのいずれかのマスクを用い、かつ、マスク保管から露光、マスク回収に至るまで図５あるいは図７に示す手順でリソグラフィを行った。その結果、使用マスクのミスもなく、合わせにも問題なく、ＣＭＩＳ回路を有する半導体集積回路装置において、露光履歴を反映させた一連の製造を行うことができた。マスクの製造コストが安く、製造期間も短くて済むためＣＭＩＳ回路を有する半導体集積回路装置の製造コストを下げ、かつ短期間で製造することができた。また、ＣＭＩＳ回路を有する半導体集積回路装置の開発ＴＡＴも短縮できた。
【０１０４】
（実施の形態９）
本実施の形態においては、本発明をパッケージ実装にまで適用した例を説明する。ここでは、例えばウエハプロセスを経てウエハに形成された複数の半導体チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術に本発明の技術思想を適用した場合について説明する。なお、ウエハ・プロセスは、前工程とも呼ばれ、一般的に、鏡面研磨を施したウエハの主面上に素子を形成し、配線層を形成し、表面保護膜を形成した後、ウエハに形成された複数の半導体チップの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。
【０１０５】
図１０（ａ）〜（ｃ）は、ゲート回路部や多層配線の形成が終了した後のウエハ８の要部断面を示している。なお、ここでは、ウエハ８での一括形成を行なっており、半導体チップ（以下、単にチップという）単位への切断は行われていない。
【０１０６】
図１０（ａ）に示すように、半導体基板８Ｓの主面（第１の面）には、例えば上記論理素子、メモリ素子またはその両方の素子および多層配線層が形成されている。その多層配線層のうちの最上の配線層には、ボンディングパッドＢＰが形成されている。ボンディングパッドＢＰは、例えばアルミニウムまたはアルミニウム合金等のような配線と同一の材料を同一工程時にパターン加工することで形成されている。このボンディングパッドＢＰの表面は一部を除いて表面保護膜２５ａによって覆われている。表面保護膜２５ａは、例えば酸化シリコン膜、窒化シリコン膜またはこれらの積層膜からなる。表面保護膜２５ａ上には、例えば感光性ポリイミド樹脂等からなる厚さ５μｍ程度の表面保護膜２５ｂが堆積されている。この表面保護膜２５ａ，２５ｂには、ボンディングパッドＢＰの一部が露出するような開口部２６が穿孔されている。この開口部２６を穿孔する際に前記実施の形態１〜７で説明したマスクを用いることも好ましい。これにより、上記したようにボンディングパッドＢＰの位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。なお、符号の１９ｃ，１９ｄは、層間絶縁膜を示しており、例えば酸化シリコン膜からなる。
【０１０７】
表面保護膜２５ｂ上には、再配置配線２７が形成されている。再配置配線２７は、例えばクロム等のようなバリア導体膜上に銅等のような主配線形成用導体膜がスパッタリング法または蒸着法等によって堆積されてなり、開口部２６を通じてボンディングパッドＢＰと電気的に接続されている。ただし、上記バリア膜は、銅の拡散防止機能の他、ポリイミド樹脂との接着性を向上させる機能を有しており、クロムに限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン、窒化チタンまたはタングステンを用いることもできる。この再配置配線２７のパターニングには、前記実施の形態１に記載のリソグラフィ手法を用いた。そのリソグラフィ手順は、図５に示した手順に準拠した。但し、線幅はゲートと比べて大きいので、パターニングの為の露光はｉ線(波長０．３６５μｍ)ステッパ（ステップ・アンド・リピート縮小投影露光装置）を用いた。
【０１０８】
続いて、図１０（ｂ）に示すように、ウエハ８の主面上に、再度、例えば感光性ポリイミド樹脂等からなる封止樹脂膜２８を塗布し、再配置配線２７を被覆する。最上の封止樹脂膜２８をポリイミド樹脂等のような有機系絶縁膜としたのは、比較的軟らかい有機系絶縁膜を最上層としてチップの取り扱いを容易にするためである。すなわち、最上の絶縁膜を無機系絶縁膜とするとチップの取り扱い（搬送等）時に封止樹脂膜にクラックが入り易くその取り扱いが困難となるが、有機系絶縁膜の場合は、比較的軟らかいので、そのような問題を回避できるからである。
【０１０９】
その後、その封止樹脂膜２８に対して露光・現像処理を施すことにより、再配置配線２７の一部が露出するような開口部２９を穿孔する。この開口部２９を穿孔するための露光処理に際しても前記実施の形態１〜６のリソグラフィ工程を用いることが好ましい。これにより、上記したようにボンディングパッドＢＰや再配置配線２７の位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。
【０１１０】
その後、ウエハ８の主面上に、例えばクロム、クロム−銅合金等および金等を下層から順にスパッタリング法等によって堆積した後、これをレジストパターンをエッチングマスクとしたエッチング処理によってパターニングすることにより、バンプ下地金属層３０を形成する。このバンプ下地金属層３０のパターン加工のための露光処理に際しても前記実施の形態１〜６のリソグラフィ工程を用いることが好ましい。これにより、上記したようにボンディングパッドＢＰや再配置配線２７の位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。バンプ下地金属層３０は、例えば平面円形状に形成され、開口部２９を通じて再配置配線２７と電気的に接続されている。
【０１１１】
最後に、例えば鉛−錫合金等からなる半田ペーストを印刷した後、ウエハ８に対して熱処理を施すことにより、図１０（ｃ）に示すように、バンプ下地金属層３０上に半田バンプ電極３１を形成した。
【０１１２】
以上のような工程の後、ウエハ８から個々のチップ８Ｃを切り出し、図１１（ａ），（ｂ）に示すように、チップ８Ｃを配線基板３０上に実装する。チップ８Ｃの半田バンプ電極３１は、配線基板３２のランドと電気的に接続されている。図１１（ａ）は、上記封止樹脂２８の緩衝性が充分であり、チップ８Ｃと配線基板３２との間に充填材（アンダーフィル）を介在させていない場合が例示されている。もちろん、その充填材を介在させても良い。図１１（ｂ）は、上記封止樹脂２８が無い場合あるいは緩衝性が充分でない場合の実装構造であり、チップ８Ｃと配線基板３２との間に液状樹脂等からなる充填材３３が介在され、チップ８Ｃが配線基板３２にしっかりと固定されている場合が例示されている。
【０１１３】
以上のように、本実施の形態によれば、ＷＰＰ（再配置配線のパターニング等）に適用することにより、多品種のチップサイズの実装を効率よく行なうことができた。
【０１１４】
（実施の形態１０）
本実施の形態においては、本発明をマルチチップモジュール製作に適用した例を以下に示す。
【０１１５】
本実施の形態では、メモリチップとロジックチップを全く別の製造工程を経て製造した。メモリチップとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、マスクＲＯＭまたはフラッシュメモリ（ＥＥＰＲＯＭ）等のようなメモリ回路が主として形成されたチップがある。また、ロジックチップとしては、例えばＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等のような論理回路が主として形成されたチップがある。
【０１１６】
メモリチップの製造では、規則的な配置の密集した微細パターンが多いので、露光装置でフォトマスクのパターンをウエーハ上に転写する際の照明条件を密集度に合せた照明とした。ここでは、輪帯照明や用途に応じた特殊照明を採用した。また、マスクは、ほとんどの露光工程において、クロム等のようなメタルを遮光体とする通常のマスクを用いた。
【０１１７】
一方、ロジックチップの製造では、特に、ゲート回路部でメモリチップより微細なパターンが必要であるが、密集度は必ずしも高くはないので、大面積の照明光源を用いた。また、品種によりゲート回路も異なるので、前記実施の形態で示したマスクと上記通常のマスクとを効率よく使い分けてチップを製作した。
【０１１８】
以上の２種類のチップを、図１２に示すように、工程３０１ａ、３０１ｂに分けてそれぞれ製造し、工程３０１でベース基板（配線基板）上に配置した。図１３（ａ）は、以上のようにして構成されたマルチチップモジュールＭＣＭの平面図、（ｂ）は（ａ）のＸ１−Ｘ１線の断面図の一例を示している。
【０１１９】
ここには、ベース基板３２Ｍ上に、メモリチップ８ＣＭおよびロジックチップ８ＣＬの他に、画像処理部や特定用途の信号処理部等のような種々の目的に応じて、種々の機能を有する他のチップ８Ｃが実装されている。本実施の形態では、これら各チップ８Ｃ，８ＣＭ，８Ｃを、別々に製造し、一つのベース基板３２Ｍ上に実装することで、マルチチップモジュールＭＣＭを製造した。各チップ８Ｃ，８ＣＭ，８ＣＬの半田バンプ電極３１等の形成工程は、例えば前記実施の形態９と同様の方法を採用した。各チップ８Ｃ，８ＣＭ，８ＣＬの半田バンプ電極３１は、ベース基板３２Ｍの主面のランド、ベース基板３２Ｍ内の内層配線を通じてベース基板３２Ｍの裏面のランドおよびそれに接続された半田バンプ電極３４と電気的に接続されている。
【０１２０】
このような本実施の形態によれば、各チップ毎に最適なプロセス条件を選択することができ、チップの性能を向上させることができるので、高性能なマルチチップモジュールＭＣＭを製造することができた。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
例えば前記実施の形態におけるマスクの減光体パターンをピーリングによって剥離しても良い。すなわち、マスクの減光体パターンに粘着テープを貼り付けた後、これを剥がすことで減光体パターンを剥離しても良い。
【０１２３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば、液晶基板の製造方法、磁気ディスクヘッドの製造方法またはマイクロマシンの製造方法にも適用できる。
【０１２４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有することにより、フォトマスクの識別を容易に行うことができるので、フォトマスクの管理を容易に行うことが可能となる。
(2).フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有することにより、フォトマスクのアライメントを容易に行うことができるので、半導体装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図２】本発明の他の実施の形態である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態の半導体装置の製造方法で用いるフォトマスクの製造工程中の要部断面図である。
【図４】本発明の実施の形態であるカーボンを分散させたレジスト（Ｉ）の分光特性を示す特性図である。
【図５】本発明の実施の形態である半導体装置の製造工程におけるフォトリソグラフィ工程の工程図である。
【図６】本発明の実施の形態である半導体装置の製造工程で用いた露光装置の構成の説明図である。
【図７】本発明の実施の形態である半導体装置の製造工程におけるフォトリソグラフィ工程の工程図である。
【図８】（ａ）〜（ｇ）は、本発明の実施の形態である半導体装置の製造工程で用いたレベンソン型位相シフトマスクの製造工程中における要部断面図である。
【図９】（ａ）〜（ｆ）は、本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの要部断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図１１】（ａ），（ｂ）は、本発明の他の実施の形態である半導体装置の要部断面図である。
【図１２】本発明のさらに他の実施の形態である半導体装置の製造フローの説明図である。
【図１３】（ａ）は図１２の半導体装置の平面図、（ｂ）は（ａ）のＸ１−Ｘ１線の断面図である。
【図１４】フェノール樹脂をベースとする代表的な電子線レジストの分光特性を示す特性図である。
【符号の説明】
１ａ 本体回路パターン
１ｂ ウエハ用合わせマーク
１ｃ レチクル合わせマーク
１ｄ バーコード（識別用マーク）
１ｅ 識別マーク（識別用マーク）
１ｆ ベースライン補正パターン
１ｇ ペリクルフレーム
１ｈ 短寸法測定パターン
１ｉ 長寸法測定パターン
１ｊ 位相角モニタマーク
１ｋ ベースライン補正パターン
１ｍ フィールド部分
２ レジスト膜
３ 水溶性導電膜
４ 縮小投影露光装置部
４ａ 光源
４ｂ フライアイレンズ
４ｃ 照明形状調整アパーチャ
４ｄ，４ｅ コンデンサレンズ
４ｆ ミラー
４ｇ 投影レンズ
４ｈ マスク位置制御手段
４ｉ マスクステージ
４ｊ 位置検出手段
４ｋ 試料台
４ｍ Ｚステージ
４ｎ ＸＹステージ
４ｐ 主制御系
４ｑ，４ｒ 駆動手段
４ｓ ミラー
４ｔ レーザ測長器
５ フォトマスクストッカ
６ マスクモニタ
６ａ 照明系
６ｂ 受光系
７ マスク搬送系
８ 半導体ウエハ
８Ｓ 半導体基板
８Ｃ 半導体チップ
９ シフタ膜
９ａ シフタパターン
１０ 電子線レジスト
１０ａ レジストパターン
１１ レジスト膜
１１ａ レジストパターン
１２ａ，１２ｂ 酸化膜
１３ａ レジストパターン
１４ フィールド絶縁膜
１５ ゲート絶縁膜
１６ ゲート電極
１７，１８ 半導体領域
１９ａ，１９ｂ，１９ｃ，１９ｄ 層間絶縁膜
２０Ｌ 配線
２０Ｒ 抵抗
２１ コンタクトホール
２２Ｌ 第１層配線
２５ａ，２５ｂ 表面保護膜
２６ 開口部
２７ 再配置配線
２８ 封止樹脂膜
２９ 開口部
３０ バンプ下地金属層
３１ 半田バンプ電極
３２ 配線基板
３２Ｍ ベース基板
３３ 充填材
３４ 半田バンプ電極
Ａ，Ｂ フォトマスク
ＧＰ ガラス基板
ＰＡ 本体回路パターン領域
ＥＸ 露光装置
ＰＥ ペリクル
ＮＷＬ ｎウエル
ＰＷＬ ｐウエル
ＭＣＭ マルチチップモジュール
Ｑp ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑn ｎチャネル型のＭＩＳ・ＦＥＴ
【発明の属する技術分野】
本発明は、半導体装置の製造置技術に関し、特に、半導体装置の製造工程におけるリソグラフィ技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＬＳＩ（Large Scale Integrated circuit)等を含む半導体装置の製造においては、微細パターンを半導体ウエハ上に形成する方法として、リソグラフィ技術が用いられる。このリソグラフィ技術としては、フォトマスク上に形成されているパターンを縮小投影光学系を介して半導体ウエハ上に繰り返し転写する、いわゆる光学式投影露光方法が主流となっている。露光装置の基本構成については、例えば特開２０００-９１１９２号公報に示されている。
【０００３】
投影露光法における半導体ウエハ上での解像度Ｒは、一般に、Ｒ＝ｋ×λ／ＮＡで表現される。ここにｋはレジスト材料やプロセスに依存する定数、λは照明光の波長、ＮＡは投影露光用レンズの開口数である。この関係式から分かるように、パターンの微細化が進むにつれて、より短波長の光源を用いた投影露光技術が必要とされている。現在、照明光源として水銀ランプのｇ線（λ＝４３８ｎｍ）、ｉ線(λ＝３６５ｎｍ)やＫｒＦエキシマレーザ(λ＝２４８ｎｍ)を用いた投影露光装置によって、ＬＳＩの製造が行なわれている。更なる微細化を実現する目的で、より短波長のＡｒＦエキシマレーザ（λ＝１９３ｎｍ）やＦ2エキシマレーザ（λ＝１５７ｎｍ）の採用が検討されている。但し、一般に短波長になるほど露光装置やプロセスにかかるコスト及びメンテナンスコストがかかるため、複数の露光光源を組み合わして半導体装置を製造している。代表的な例としては、半導体装置の製造工程に応じて、ｉ線とＫｒＦエキシマレーザとを使い分けて半導体装置を製造している。
【０００４】
一般的なフォトマスクは、露光光に透明な石英ガラス基板上に遮光膜としてクロム等からなる薄膜を形成した構造を有する。このようなフォトマスクは、石英板にクロム膜が形成された石英ガラス基板の上に、レジストを塗布し、それをあらかじめ用意した所望のパターン形状に露光し、さらに現像して、レジストのパターンを作り、そのレジストのパターンをエッチングマスクとして使ってクロムをエッチングすることにより製造されている。
【０００５】
一方、例えば特開平５-２８９３０７号公報には、遮光膜として、クロムではなくレジストを用いるフォトマスクが開示されている。これは、フォトレジストがＡｒＦ等のような短波長光に対しては透明性が低いことを利用したフォトマスクである。
【０００６】
【発明が解決しようとする課題】
ところで、半導体装置の製造においては、パターンの微細化が進むにつれて、フォトマスク上のマスクパターンの加工精度が厳しくなると同時にパターンデータ量の増加に伴う、フォトマスク製造コストの増大の問題が顕著になってきている。一般に、１品種の半導体装置を製造する為には、２０〜４０枚程度のフォトマスクを用いる為、フォトマスク製造コストの増大は極めて大きい問題である。また、システムＬＳＩでは、顧客の要求に合わせたカスタム製品を早く供給することが求められており、この要求に答えるため所望のパターンのフォトマスクを短いＴＡＴで準備する必要が高まってきている。また、システムＬＳＩに限らず、製品サイクルが短くなってきたためＬＳＩの開発ＴＡＴの短縮が強く求められている。この意味からも所望のパターンのフォトマスクを短いＴＡＴで準備する必要が高まってきている。特に、システムＬＳＩでは、配線層のデバック率が高いため、この層のマスクを短期間に、しかも低コストで供給することがＬＳＩの短期間開発、コスト低減に役立つ。
【０００７】
上記特開平５−２８９３０７号公報に開示されているフォトマスクは、クロムのエッチング工程を含むことなく製造できるので、マスクコストの低減の効果が期待できる。更に、クロムのエッチング工程を含まないことから、パターン寸法の精度確保の面で有利である。加えてクロムのエッチング工程を含むことなく製造できるので、フォトマスクの製造ＴＡＴも短い。
【０００８】
ところが、上記レジストを遮光体とするフォトマスク技術においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、上記特開平５−２８９３０７号公報の技術においては、レジスト膜からなる遮光体パターンを有するフォトマスクを用いて、半導体ウエハ上にパターンを転写する技術については開示されているが、フォトマスクの位置合わせ検出や識別子検出等のようなフォトマスク上のパターン検出技術について何ら開示されていないし、それを示唆する記載もない。
【００１０】
上記のように半導体装置を製造するときは、上記のように一般に２０〜４０枚程度の多数のフォトマスクを用い、しかも合わせが必要となる。したがって、フォトマスクで形成されるパターンの位置合わせを行うための合わせマーク検出が必要となる。また、多数のフォトマスクを使うことからフォトマスクの名称やロット番号あるいはバーコード等によるフォトマスクの識別記号を用いたマスク管理が必要となる。通常、これらのフォトマスクの合わせマーク検出および識別子検出にはハロゲン光や赤色ダイオード光、ヘリウム−ネオン（Ｈｅ−Ｎｅ）レーザ光等のような波長が２４０ｎｍより長い光が用いられている。しかし、本発明者らの検討結果によれば、図１４に示すように、通常のレジスト材料は、波長２３０ｎｍより波長の長い光に対して遮光性を充分に得ることができず、遮光材として充分に機能しないことが見出された。このため、レジストで合わせマークや識別子が形成されている場合、遮光性、吸光性が不足して識別、認識あるいは検出が困難になるという問題がある。
【００１１】
すなわち、上記レジストを遮光体とするフォトマスクを開示する公報の技術では、フォトマスク上の合わせマーク検出や識別子検出について何ら考慮されていないので、異なるフォトマスクによるパターン間にずれが生じたり、フォトマスクの識別ができず、フォトマスクの管理が難しくなったりするという問題がある。これらの問題、特にマスク識別の問題に関しては、上記レジストを遮光体とするフォトマスクを開示する公報には留意されていない。
【００１２】
なお、図１４には、フェノール樹脂をベースレジンとするレジストの場合のＯＤ値を示している。ここでＯＤ値とは、入射光をＩin、透過光をＩoutとしたとき、−log10(Ｉout/Ｉin)で表される値のことである。また、透過率Ｔ％は、１００×Ｉout/Ｉinであることから、ＯＤ＝−log(Ｔ/100)で表される。ＯＤ値が大きいものほど、光の透過率は小さくなる。なお、ここでは便宜的にレジストの膜厚を1μｍとした。フォトマスクで用いられるときはレジスト膜厚が転写特性に悪影響を与えないよう通常は膜厚０．５μｍ以下で用いられる。膜厚０．５μｍの時にはＯＤ値は１／２となる。通常のベンゼン環を含有するレジストでは、図１４とほぼ同じように、２３０ｎｍより波長の長い光ではＯＤ値が小さい、つまりは透過率が高いため、遮光膜として充分に機能しない。
【００１３】
なお、マスク合わせに関しては、例えば特願平１１−１８５２２１号にメタルで作られた外枠を使用し、その外枠にマスク合わせマークを入れておく方法が開示されている。しかしながら、この方法では、外枠に形成されたパターンと本体パターンとの合わせ描画が必要となるという問題がある。
【００１４】
本発明の目的は、フォトマスクの識別を容易に行うことのできる技術を提供することにある。
【００１５】
また、本発明の他の目的は、フォトマスクの合わせを良好に行うことのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明は、フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有するものである。
【００１９】
また、本発明は、(ａ)透明基板と感光性組成物減光体とを有するフォトマスクをストッカに保管する工程と、(ｂ)前記感光性組成物減光体からなるマークを読み取って前記フォトマスクのマスク識別を行う工程と、(ｃ)該フォトマスクを露光装置上の所定の露光部へ移送する工程と、(ｄ)前記フォトマスク上の感光性組成物減光体からなるアライメントマークの位置を検出して半導体ウエハとの位置合わせを行う工程と、(ｅ)前記露光装置にて該半導体ウエハに前記フォトマスクの所望のパターンを露光する工程と、(ｆ)所定の露光を行った後、該フォトマスクを前記ストッカへ移送する工程とを有し、前記感光性組成物減光体は前記マスク識別を行う光と、アライメントマークを検出する光に対し６０％以下の透過率とするものである。
【００２０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために遮光部（遮光膜、遮光体パターン、遮光領域等）およびレジスト膜にハッチングを付す場合もある。
【００２６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２７】
以下、本実施の形態を図面に基づいて詳細に説明する。なお、減光体とは光の透過率を６０％以下にする膜のことを言い、いわゆる遮光体も、その一形態として含むものとする。また、フォトマスク（以下、単にマスクという）には、レチクルも含む。
【００２８】
まず、実施の形態に先立ち感光性組成物減光体について述べる。
【００２９】
この感光性組成物減光体は、マスク識別を行う光と、アライメントマークを検出する光に対し６０％以下の透過率となるように形成されており、微粒子状物質とバインダーとからなる感光性組成物、吸光剤を含んだレジストなどがある。ここで微粒子状物質としては、無機物の微粒子が挙げられる。具体的には、例えばカーボンブラック、グラファイトのような炭素の微粒子や、酸化チタン、酸化アルミニウム、酸化亜鉛などの金属酸化物の微粒子、アルミニウムや金や銀や銅などの金属の微粒子を使うこともできる。
【００３０】
また、本実施の形態で用いるバインダーは、上記の微粒子状物質を結びつけて膜とするためのもので、一般に高分子化合物や有機化合物が挙げられる。本実施の形態のマスクの形成の際には、活性放射線により遮光体パターンの形成を行うので、本実施の形態で用いるバインダーは、放射線に対して何らかの感光性を有するもの、つまりレジスト材料が望ましい。
【００３１】
次に、このような感光性組成物減光体の材料の調製について述べる。
【００３２】
<調製例１>
ポリヒドロキシスチレン（重量平均分子量約２０，０００）１０ｇ、２，６-ビス（4-アジドベンザル）アセトン‐2，2’-ジスルホン酸‐N,N-ジエチレンオキシエチルアミド４ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含率２０重量％）75ｇ、ヘキサメトキシメチルメラミン１．５ｇに、さらに溶剤としてＰＧＭＥＡを加えて、固形分が１６％のカーボンを分散させたレジスト（Ｉ）を調製した。
【００３３】
<調製例２>
ｐ-ヒドロキシスチレン／ｔ-ブチルアクリレート共重合体（モル比＝５２／４８）１２ｇ、ナフチルイミドトリフレート０．６ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含量１７重量％）５０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分濃度が１４％のカーボンを分散させたレジスト（II）を調製した。
【００３４】
<調製例３>
ｍ、ｐ-クレゾールノボラック樹脂（重量平均分子量７，８００）１０ｇ、ヘキサメトキシメチルメラミン３．０ｇ、2，４-ビス（トリクロロメチル）-６-フェニル-1，３，５-トリアジン０．５ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）とした二酸化チタン分散液（二酸化チタン粒径約２０ｎｍ、含量２０重量％）５０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分濃度が１６％の二酸化チタンを分散させたレジスト（III）を調製した。
【００３５】
<調製例４>
ｍ、ｐ-クレゾールノボラック樹脂（重量平均分子量４，８００）１０ｇ、ポリメチルペンテンスルホン（重量平均分子量４３，５００）１．４ｇ、溶剤を酢酸イソアミルとした酸化アルミニウム（Ａｌ2Ｏ3）分散液（酸化アルミニウム粒径約３０ｎｍ、含量２０重量％）５０ｇ、さらに溶剤として酢酸イソアミルを加えて、固形分濃度が１６％の酸化アルミニウムを分散させたレジスト（IV）を調製した。
【００３６】
<調製例５>
メチルメタクリレート-アクリル酸-ヒドロキシエチルアクリレート共重合体（モル比７０：２０：１０）６．０ｇ、ペンタエリトリトールトリアクリラート４．０ｇ、ｔ_ブチルアントラキノン０．２ｇ、エチルバイオレット０．０１ｇ、ｐ_メトキシフェノール０．１０ｇ、２，２，６，６-テトラメチル-１-ピペリジニルオキシ０．１ｇ、溶剤をプロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）としたカーボンブラック分散液（カーボンブラック粒径約２０ｎｍ、含率２０重量％）３０ｇ、さらに溶剤としてＰＧＭＥＡを加えて、固形分が１６％のカーボンを分散させたレジスト（Ｖ）を調製した。
【００３７】
（実施の形態１）
最初に、マスクの構成についてマスク上面図である図１及び図２を参照しながら述べる。図１はパターン面が黒、すなわち減光体となるいわゆるマスクＡの場合を示し、図２はパターン面が白、すなわち、透過面いいかえればガラス面となるマスクＢの場合を示す。
【００３８】
ＧＰがガラス基板（透明基板）、ＰＡが本体回路パターン領域、１ａが本体回路パターン、１ｂが半導体ウエハ（以下、単にウエハという）に転写されて次工程以降のウエハ上の合わせ基準となるウエハ用合わせマーク、１ｃがマスクの正確な位置を露光装置に伝えるレチクル合わせマーク、１ｄがマスク管理のためのバーコード（識別用マーク）、１ｅがマスク識別のための識別マーク（識別用マーク）、１ｆがフォーカスや位置合わせの経時変化を校正するためのベースライン補正パターン、１ｇがペリクルフレーム、１ｈが短寸法測定パターン、１ｉが長寸法測定パターン、１ｊはハーフトーン位相シフトマスクの位相角モニタマークである。実施の形態１ではバイナリマスクについて述べるので、この中で位相角モニタマーク１ｊは実施の形態１では入れなかった。ハーフトーンマスク位相シフトマスクについて述べる実施の形態２では位相角モニタマーク１ｊを入れた。また、この中で図１の場合、本体回路パターン１ａ、ウエハ用合わせマーク１ｂ、レチクル合わせマーク１ｃ、バーコード１ｄ、識別マーク１ｅ、ベースライン補正パターン１ｋ、短寸法測定パターン１ｈ、長寸法測定パターン１ｉおよび位相角モニタマーク１ｊは下記感光性組成物減光体からなる。図２の場合は、本体回路パターン１ｄとウエハ用合わせマーク１ｂがウィンドー部となって、ガラス面が露出したパターンとなる。フィールド部分１ｍは感光性組成物減光体からなる。
【００３９】
次に、本実施の形態のマスクの製造方法の一例について図３を参照しながら述べる。
【００４０】
まず、図３（ａ）に示すように、例えば石英等からなる透明なガラス基板（ブランクス）ＧＰ上に感光性組成物減光体として微粒子状物質とバインダーとを少なくとも含む遮光体パターン形成用のレジスト膜２を塗布した。具体的には、調製例１に示すようにして調製したカーボンを分散させたレジスト（１）を回転塗布し、例えば１００℃で２分ベークして膜厚５２０ｎｍの塗膜を得た。ここではガラス基板ＧＰとして溶融石英ガラスを用いたが、この他に、例えばＬＥ（Low Expansion Glass）ガラスなどのような光学ガラス、あるいはフッ化カルシウムのような透明結晶も用いることができる。但し、溶融石英ガラスは、ＡｒＦエキシマレーザ領域（波長１９３ｎｍ）まで透明で、且つ熱膨張係数が小さいという特長があってこの意味で優れている。その後、図３（ｂ）に示すように、水溶性導電膜３を塗布し、所望のパターンを加速電圧５０ｋＶの電子線描画装置（日立ＨＬ-８００Ｄ）を用いて電子線ＥＢにて描画した。
【００４１】
ここで用いたカーボンを分散させたレジスト（Ｉ）は、レジスト膜中に分散しているカーボン微粒子により、光が散乱され、透過が妨げられる。分光光度計で別途測定したカーボンを分散させたレジスト（Ｉ）の膜厚１．０μｍでのＯＤ値は図４に示すようになった。本実施の形態のカーボンを分散させたレジスト（Ｉ）は、分散するカーボン微粒子が散乱体として働くために光の透過が抑えられており、ＯＤ値は膜厚１．０μｍのとき、ＡｒＦエキシマレーザー光の波長１９３ｎｍで１１．６、ＫｒＦエキシマレーザー光の波長２４８ｎｍで８．０、ｉ線の露光波長である３６５ｎｍで５．０であった。また、遮光体パターンに含まれた微粒子状物質が照射された光エネルギーを散乱する。光エネルギーの一部分は吸収されるが、散乱が主であるため、エネルギーの遮光体パターン部への蓄積は小さく、そのために劣化が生じ難かった。
【００４２】
微粒子状物質（カーボン）の粒径は、２００ｎｍ以下であるものが望ましく、１００ｎｍ以下のものがより好ましかった。さらには、５０ｎｍ以下のものがもっとも好ましかった。２００ｎｍを超える粒径のものを用いることは不可能ではないが、粒径が大きすぎる場合には、マスクとして形成したパターンの側壁のラフネスが大きくなるため、マスクとしての充分な精度が得られ難い。また、その粒径があまり大きいと遮光体パターン内において上手く（均一に）分散させることができない。遮光体パターンに含まれる微粒子状物質の粒径は均一とはなり難く、種々の粒径のものが含有される。ここで示した粒径２００ｎｍは最高値であり、その前後に粒径の分布を有するものである。遮光体パターン中の微粒子状物質の粒径を同じ寸法またはほぼ同じ寸法のものとしても良いが、粒径が相対的な大きな微粒子状物質と、相対的に小さな微粒子状物質とを含有させることにより、大きな微粒子状物質間に小さな微粒子状物質を分布させることができる。すなわち、大きな微粒子状物質間の隙間を小さな微粒子状物質で埋め込むことができる。これにより、上記露光光の透過率を変化させることができる。また、大きな微粒子状物質のみで構成した場合に比べて、露光光の透過率を下げることができる。なお、ここで言う粒径は、微粒子状物質の測定の際に１個として測定される状態のものの粒径をいい、１個の微粒子状物質の粒径である場合もあるが、複数の微粒子状物質の集合体の粒径である場合もある。
【００４３】
電子線描画の後、図３（ｃ）に示すように、界面活性剤として、ドデシルスルホン酸ナトリウム０．３重量％を含む２．３８重量％テトラメチルアンモニウムヒドロキシド(TMAH)水溶液によって現像を行い、カーボンを少なくとも含む減光体パターン２ａを形成した。上述の帯電防止膜は水溶性であり、レジストパターン現像と同時に除去される。カーボンを分散させたレジスト（Ｉ）はネガ型レジストであり、露光量２０μC/cm2で、残膜厚５００ｎｍの最小寸法０．８μｍの所望のパターンが形成できた。これによって、カーボンブラックの微粒子を含む所望の形状の減光体パターン２ａ（感光性組成物減光体）を有するマスクが製造できた。本実施の形態では、マスクの製造に際して、クロム等のようなメタル膜の堆積およびエッチング工程が無い。このため、マスクの製造工程を簡略できるので、マスクの製造時間を大幅に短縮できる。また、上記メタル膜のエッチング工程を無くせることにより、エッチングによるパターン寸法精度の劣化を抑制できるので、マスク上のパターン寸法精度を向上でき、その結果、ウエハ上に転写されるパターンの転写精度を向上させることができる。さらに、上記メタル膜の堆積およびエッチング工程を無くせることにより、異物を大幅に低減できるので、マスクの歩留まりおよび信頼性を大幅に向上させることが可能となる。
【００４４】
上記電子線描画により形成されたパターン部のＯＤ値を測定したところ、１．０μｍの膜厚に換算した値では、先の図４に示したものとほぼ変わらなかった。したがって、５００ｎｍのＯＤ値では、ＫｒＦエキシマレーザー光の波長２４８ｎｍで４．０で、透過率に換算すると０．０１％であることから、このマスクは、ＫｒＦエキシマレーザー露光用のマスクとして適当であることが明らかとされた。また、ｉ線マスクとしての適用を考えると、５００ｎｍのＯＤ値では、２．５であり、透過率０．３２％と若干大きかった。このままの膜厚でもｉ線用として用いられるが、カーボンを分散させたレジスト（Ｉ）の膜厚を少し厚くして、６００ｎｍの膜厚で別にフォトマスクを形成した。６００ｎｍの膜厚での３６５ｎｍでのＯＤ値は３．０であり、透過率は０．１０％であった。またＡｒＦエキシマレーザ光用としては、カーボンを分散させたレジスト（Ｉ）の透過率が１９３ｎｍではより小さくなることから、膜厚を３００ｎｍにしてフォトマスクを作成した。この場合のＯＤ値は、３．５であり、透過率は０．０３２％であった。波長が長くなるに従いOD値は下がるが膜厚が３００ｎｍの場合でも波長750nmでOD値は２．５、透過率に直して１８%であった。
【００４５】
ＫｒＦエキシマレーザー露光用のマスクで、減光部の透過率を変えたものを作製したところ、波長２４８ｎｍでの透過率が１％以下でバイナリーマスクとして機能した。さらに、透過率が０．５％以下のものでは、孤立パターンのリニアリティーが確保され、より望ましいことが本発明者らによって初めて明らかとされた。さらに、透過率が０．１％以下のものでは、密集パターンのリニアリティーが確保され、さらに望ましいことが本発明者らによって初めて明らかとされた。
【００４６】
現像後はマスクとして使う際の、露光光に対する耐性をより向上させるために熱処理を行なった。ここではその熱処理温度を、例えば１２０℃としたが、この温度は一例に過ぎずレジストの材料によって変わる。レジストパターンに変形が起らない範囲でなるべく高い温度で処理するのが好ましい。なお、この熱処理によって、膜厚や透過率はほとんど変化しなかった。
【００４７】
本実施の形態のマスクは、有機膜の塗布、露光、現像で製造でき、クロム膜被着時のような真空装置を使ったスパッタリング工程やクロム膜のエッチング工程が無いためマスク製造歩留りも高かった。また、マスク使用後も、本実施の形態のように微粒子状物質としてカーボンブラックを用いた場合には、アッシングや溶剤処理によって完全にブランクスの状態に再生処理することができる。したがって、資源再利用の上でも効果があった。
【００４８】
なお、微粒子状物質（カーボン等）とバインダーとを少なくとも含む遮光体パターン部における微粒子状物質の含量は、１０％以上、９９％以下であるものが望ましかった。１０％以下では特に長波長側での透過率が高くなり、合わせ検出等に問題が生じた。遮光体パターンを形成するためには、通常は微粒子状物質とバインダーとを組み合わせることになり、ある程度の含量をバインダーが占めることになるが、パターン形成後に焼結処理のように熱エネルギーを与えることにより、バインダー部分を減らして、微粒子状物質の含量を上げることもできる。ここでは微粒子上物質としてカーボンをとりあげたが、カーボンやグラファイトの微粒子を含む遮光体パターンの場合は、アッシングにより除去が可能である。したがって、アッシングの工程により一度作ったマスクから、石英やガラスの基板を再生できるという利点がある。
【００４９】
次に、このマスクを使った半導体装置の製造方法の一例を説明する。図５にその工程フローを示し、図６にリソグラフィ工程で用いた露光装置ＥＸの一例を示す。最初に図５を用いて工程を説明する。
【００５０】
上記マスク（製造する半導体装置に必要な各工程に対応した複数のマスク）を、そのウエハ識別記号（図１、図２の識別マーク１ｅ）を参照しマスクストッカ（以下、単にストッカという）のスロット番号と対応させながらストッカに保管する。この際、バーコード（図１、図２のバーコード１ｄ）を機械で光学的に読み取って保管管理しても良い（工程１００）。
【００５１】
次に、製造する半導体装置の品種、工程等に対応したマスクを対応するスロットから引き出し、ウエハ識別記号あるいはバーコード等を読み取ってマスクの確認を行う。したがって、本実施の形態では、マスクの管理を容易に行うことができる。また、この確認の際、バーコード１ｄや識別マーク１ｅに記載されているマスクキングブレード位置、そのマスクの露光前歴による露光量補正、フォーカスレベル補正露光、透過部占有率によるレンズヒーティング補正、合わせ位置オフセット補正、露光ショットマップ等のような露光情報を読み取って次工程以降に活用するとさらに作業が効率的になる（工程１０１）。
【００５２】
その後、マスクを露光装置のマスクステージに移送し（工程１０２）、マスクアライメントマーク（図１、図２のレチクル合わせマーク１ｃ）を検出してマスクの置かれている正確な位置を求め、ウエハの位置と参照することによりマスク−ウエハ間の位置合わせを行う。すなわち、本実施の形態では、露光処理に先立ってマスクの位置をレチクル合わせマーク１ｃにより容易に検出できるのできる（工程１０３）。その後、上記露光情報を基に露光を行った後（工程１０４）、マスクを前記ストッカに戻す（工程１０５）。
【００５３】
以上の工程のポイントについて図６を参照しながら説明を加える。本露光装置ＥＸは、縮小投影露光装置部４、ストッカ５、マスクモニタ６およびマスク搬送系７を主な構成要素として有している。縮小投影露光装置部４の光源４ａから発する露光光はフライアイレンズ４ｂ、照明形状調整アパーチャ４ｃ、コンデンサレンズ４ｄ，４ｅおよびミラー４ｆを介して上記マスクＡまたはマスクＢ（マスクＡ，Ｂと記す）を照射する。このマスクＡ，Ｂは、減光体パターンが形成された主面（第１の主面）を下方（ウエハ８側）に向けた状態で載置（セッティング）されている。したがって、上記露光光は、マスクＡ，Ｂの裏面（第２の主面）側から照射される。これにより、マスクＡ，Ｂに描かれたマスクパターンは、投影レンズ４ｇを介して試料基板であるウエハ８上に投影される。マスクＡ，Ｂの第１の主面には、異物付着によるパターン転写不良を防止するためのペリクルＰＥが場合によって設けられている。マスクＡ，Ｂは、マスク位置制御手段４ｈで制御されたマスクステージ４ｉ上に真空吸着され、位置検出手段４ｊにより位置合わせされ、その中心と投影レンズの光軸との位置合わせが正確になされている。ウエハ８は，試料台４ｋ上に真空吸着されている。試料台４ｋは、投影レンズ４ｇの光軸方向、すなわち、Ｚ軸方向に移動可能なＺステージ４ｍ上に載置され、さらに、ＸＹステージ４ｎ上に搭載されている。Ｚステージ４ｍおよびＸＹステージ４ｎは、主制御系４ｐからの制御命令に応じてそれぞれの駆動手段４ｑ，４ｒによって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ４ｍに固定されたミラー４ｓの位置として、レーザ測長器４ｔで正確にモニタされている。さらに、位置検出手段４ｊには、例えばダイオードランプやハロゲンランプ（波長４００〜７５０ｎｍ）が用いられている。
【００５４】
半導体装置を製造するのに必要なマスク群は、エレベーション機構が付いているストッカ５に収められている。但し、エレベーション機構は必ずしもストッカ５側に設けておく必要はなく、マスク搬送系７側に設けても良い。品種、工程に適したマスクＡ，Ｂをストッカ５からマスク搬送系７で引き出し、マスクの識別マーク１ｅあるいはバーコード１ｄ（図１，図２参照）をマスクモニタ６の照明系６ａで照射し、受光系６ｂでその情報を情報は読み取る。照明系６ａには白色ランプ（波長４００〜６００ｎｍ）を用いた。その他、ダイオードランプや半導体レーザ（波長４５０〜７５０ｎｍ）などを用いても良い。読み取るパターン自体小さいものではないので受光系６ｂを含め高価な短波長光を使う必要はない。特に、識別マーク１ｅは、作業者も目視で確認することがあるので、それに対応して可視光で読み取るのが好ましい。読み取られた情報は主制御系４ｐへ送られ、マスクＡ，Ｂが所望のものであるかの確認を行うと共に、例えばマスキングブレード位置、露光量補正、合わせ補正、露光ショットマップ、レンズヒーティング補正のデータとする。その後、マスクＡ，Ｂはマスクステージ４ｉに送られる。
【００５５】
本実施の形態により、適用するマスクの管理を容易かつ極めて効率的に行うことができた。しかも、露光量補正等のＱＣ（Quality Control）補正も容易かつ極めて効率的に行うことができた。すなわち、低コストで、ＴＡＴも短いマスクを一連の半導体装置の製造工程に用いることができた。したがって、少量多品種の半導体装置を、短時間に開発でき、かつ低コストで製造することができる。
【００５６】
さらに、本実施の形態によれば、用済みのマスクを再生して用いるとさらにマスクのコストを低減でき、且つ省資源効果も生じる。その手順について図７を参照しながら説明する。
【００５７】
マスクのストッカ保管からマスク識別、露光情報読取、マスクの露光部への移送、マスク合わせ、露光、ストッカへの返送までは上記の工程と同じである。再度、そのマスクを使用する計画がある場合は保管しておいて、再度上記工程により使用する。使用する計画のない用済みのマスクである場合（工程１０６）、ストッカ５から取り出して、マスク上の感光性組成物減光体をO2プラズマアッシングなどで剥離し（工程１０７）、オゾン硫酸やブラシ洗浄などのような洗浄を行って異物がガラス基板ＧＰ上にないことを確認し、確認されればマスクのガラス基板として再利用し（工程１０８）、再度、感光性組成物減光体の塗布（工程１０９）、描画、現像（工程１１０）等のマスク作製工程を行う。作製されたマスクは、新規マスクとしてストッカ保管以降の前記工程に従いリソグラフィ工程に用いられる。本実施の形態のマスクにおいては、マスクのバーコード１ｄや識別マーク１ｅ等も上記感光性組成物減光体で構成されているので、上記マスクの再生を行った場合に、その識別マークやバーコードを、再生後のマスクのための識別マークやバーコードに変更することができる。したがって、再生後のマスクの管理も容易、かつ極めて効率的に行うことができる。また、露光量補正等のＱＣ補正も、容易かつ極めて効率的に行うことができる。
【００５８】
（実施の形態２）
本実施の形態ではハーフトーン位相シフトマスクの場合を述べる。
【００５９】
前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、前記調製例２で調製したカーボンを分散させたレジスト（II）を用いて、前記実施の形態１と同様にして、ガラス基板上に減光体パターンを形成した。ただし、カーボンを分散させたレジスト（II）はポジ型レジストであるため、図３のマスクの製造工程で電子線照射部が現像後に残ったのとは反対に、膜の未照射部が残り、照射部が現像で除去された。構成としては、図２に示すようなフィールド部分１ｍがハーフトーン膜で形成されているダークフィールドマスクとした。
【００６０】
カーボンを分散させたレジスト（II）は、ＫｒＦエキシマレーザー光の波長で膜厚１．０μｍでＯＤ値が７．０であった。この材料を回転塗布し、例えば１１０℃で２分ベークして、膜厚０．２２μｍの塗膜を得た。次に、加速電圧５０ｋＶの電子線描画装置で描画を行い、露光後ベークを、例えば１３０℃、２分及び現像を前記実施の形態１と同じ現像液で４５秒程度行って、例えば０．１８μｍホールパターンを有するマスクを得た。次に、レジストパターンの変形等を防止するためにＤＵＶ光を照射しつつ、１５０℃で熱処理を行った。
【００６１】
熱処理後のマスク上のカーボンを分散させたレジスト（II）のパターンの膜厚は、例えば０．１９μｍであり、その膜厚でのＫｒＦエキシマレーザー光の透過率は５％であった。また、この膜厚で、この膜を透過する光の位相は、ほぼ１８０°（＝π）に反転した。このことから、このマスクは、ＫｒＦエキシマレーザー光を露光光源とする際のハーフトーン型の位相シフトマスクとして適していることが明らかとされた。なお、光の位相反転は、３π、５π…とすることもできる。
【００６２】
さらに、ＫｒＦエキシマレーザー露光用のマスクで、遮光部の透過率を変えたものを作成したところ、透過率が２％以上、１６％以下でハーフトーンマスクとしての効果があることが明らかとされた。さらに、透過率が９％程度から１６％以下のものでは、ハーフトーンマスクとしての効果が大きいものの、サブピークが発生してしまい、補助パターンを配置する必要があることが本発明者らによって明らかとされた。また、透過率が４％程度から９％のものでは、サブピークは発生するものの顕著ではなく、マスクのレイアウトで防ぐことができることが本発明者らによって明らかとされた。さらに、透過率が２％以上、４％程度までのものでは、ハーフトーンマスクとしての効果は小さいものの、サブピークもなく、リニアリティが確保されることが本発明者らによって明らかとされた。
【００６３】
マスクのレチクル合わせマーク１ｃの検出には、例えば波長７５０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に、３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が７５０ｎｍより短い場合は、この感光性組成物減光体の透過率は、より小さくなるためパターン検出の問題は生じなかった。また、マスクのバーコード１ｄおよび識別マーク１ｅも同様に透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。なお、短波長側は、露光装置の露光光源で規制される。ＡｒＦエキシマレーザ光を使う場合は１９３ｎｍで、Ｆ2エキシマレーザ光を使う場合は１５７ｎｍで、上記透過率以下にする必要があった。
【００６４】
（実施の形態３）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例３で調製した二酸化チタンを分散させたレジスト（III）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に塗膜を形成し、電子線描画装置により露光を行って、次いで露光後ベーク、スプレー現像を行って、例えば膜厚０．６０μｍで最小寸法が１．０μｍのネガ型の減光体パターンを形成した。
【００６５】
二酸化チタンを分散させたレジスト（III）で形成した減光体パターン部の膜厚０．６０μｍでのＯＤ値は、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．８（透過率０．００１６％）、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．９（透過率０．０１３％）、ｉ線の露光波長である３６５ｎｍで２．４（透過率０．３９％）であった。
【００６６】
この場合も前記実施の形態２と同様に、図１および図２に示したように、マスクＡ，Ｂのレチクル合わせマーク１ｃの検出には波長７５０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が７５０ｎｍより短い場合は、この感光性組成物減光体の透過率はより小さくなるためパターン検出の問題は生じなかった。バーコードマーク１ｄおよび識別マーク１ｅも同様に透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。
【００６７】
（実施の形態４）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例４で調製した酸化アルミニウムを分散させたレジスト（IV）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に塗膜を形成し、電子線描画装置により露光を行って、次いで露光後ベーク、スプレー現像を行って、例えば膜厚０．７０μｍで最小寸法が１．２μｍのポジ型の減光体パターンを形成した。
【００６８】
酸化アルミニウムを分散させたレジスト（IV）で形成したパターン部の膜厚０．７０μｍでのＯＤ値は、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．７（透過率０．００２０％）、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．６（透過率０．０２５％）、ｉ線の露光波長である３６５ｎｍで２．２（透過率０．６３％）であった。
【００６９】
この場合、図１および図２に示したように、マスクＡ，Ｂのレチクル合わせマーク１ｃの検出には波長６６０ｎｍの光を用いたが、同マークのこの光に対する透過率が６０％以下でマーク検出ができ、特に３０％以下で検出精度が高かった。レチクル合わせマーク１ｃの検出光の波長が６６０ｎｍより短い場合は、この感光性組成物の透過率はより小さくなるためパターン検出の問題は生じなかった。バーコード１ｄおよび識別マーク１ｅには白色光（例えば波長４００〜６００ｎｍ）を用いたが透過率が６０％以下でマーク検出ができ、特に３０％以下では光源の強度が不安定になるような場合でも誤検出なく識別、認識および判読でき、検出精度が高かった。
【００７０】
（実施の形態５）
本実施の形態では、前記実施の形態１で用いたカーボンを分散させたレジスト（Ｉ）の代わりに、調製例５で調製したカーボンを分散させた分散させたレジスト（Ｖ）を用いて、前記実施の形態１と同様に、石英等からなるガラス基板上に回転塗布し、例えば９０℃、１分ベークして、膜厚７００ｎｍの塗膜を得た。それをガラス基板側からレーザーライター（ＡＬＴＡ３５００）により、波長３６４ｎｍの光を５０ｍＪ／ｃｍ2照射して、露光後、界面活性剤としてポリオキシエチレン０．０５％を含む、０．２％水酸化テトラメチルアンモニウムで１２０秒間現像して、ネガ型のパターンを得た。その結果、例えば残膜厚５００ｎｍで最小寸法が２μｍのパターンを含むマスクを得た。このときのｉ線（３６５ｎｍ）でのレジストパターン部のＯＤ値は２．４で、透過率は０．４％であった。
【００７１】
このマスクも上述のマスク保管からマスク識別、合わせ、露光工程をともなったリソグラフィを行い、効率良くリソグラフィを行うことができた。
【００７２】
（実施の形態６）
本実施の形態では、カーボン等のような微粒子物質をバインダーに含有させた感光性組成物ではなく、一般のレジストに吸光剤を添加した例を示す。したがって、前記実施の形態１と異なるのは感光性組成物減光体だけで、図５に示したようなリソグラフィの手順等は再利用の手順を含めて前記実施の形態１と同じである。
【００７３】
感光性組成物減光体としてノボラック樹脂をベース樹脂とした化学増幅系電子線レジストにジシンナマルアセトンと1,8-ジメトキシ-9,10-ビス（フェニルエチニル）アントラセンおよびクロロフィルaをそれぞれ１０ｗｔ％添加した。この添加により波長３５０ｎｍ〜７５０ｎｍにわたって膜厚１μｍのこの感光性組成物減光体膜を透過する透過率を６０％以下とすることができた。このことによりマスク識別や合わせマーク検出を行うことが可能となった。さらに、アントラセンメタノールを添加することにより波長２４８ｎｍの透過率を１％以下とすることができ、ＫｒＦ用のマスクとすることもできた。
【００７４】
（実施の形態７）
図８（ａ）〜（ｇ）は、本発明の他の実施の形態である半導体装置の製造方法に用いる位相シフトマスクの製造方法の一例を示したものである。
【００７５】
まず、図８（ａ）に示すように、石英等からなるガラス基板（ブランクス）ＧＰ上にシフタ膜９を堆積した。その膜厚をｄ、露光光の波長をλ,シフタ膜９の露光波長に対する屈折率をｎとしたときに、ｄ＝λ／2(ｎ−１)となるように設定した。
【００７６】
ここでシフタ膜９は、例えばスパッタリング法によって形成された酸化シリコン膜（ＳｉＯx）としたが、これに限るものではない。露光光を透過し、膜厚及び屈折率が均質な膜であれば他の膜を用いることも出来る。特に、ＳｎＯxやＴｉＯx等のような屈折率が高い膜は膜厚（＝ｄ）も薄くでき、その後の減光体パターンの形成が容易になることから好ましい。屈折率が1.6以上でその膜厚効果が現れてくる。また、導電性膜であれば次に示すレジスト電子線（ＥＢ）描画の際チャージアップの影響を受けることがないため、このシフタ膜９は導電性膜であることが好ましい。導電膜としてはＩＴＯ（インジウム−ティン−オキサイド）等がある。
【００７７】
また、耐久性を向上させるためにシフタ膜９を被着した後で加熱処理を施したが、その膜厚（＝ｄ）の設定は、この熱処理後の膜厚である。ここでは熱処理として、例えば２００℃、３０分のベークを行なったがこれに限るものではない。また、この膜厚は、位相角を決定する重要なものなので熱処理を含めた膜形成後測定し、基準値以内に収まっていない場合は除去及び再形成した。この膜厚ばらつきの許容値は寸法及び必要寸法精度によって左右されるが一般には１％程度である。平坦上にシフタ層を被着することから膜厚均一性がとれ易く、またエッチング時のローディング効果による寸法毎に位相角（膜厚）が変わるという問題も生じないことから高い解像度と寸法精度を容易に得ることが出来た。ここではシフタ膜形成法としてスパッタリング法を用いたが、ＣＶＤ（Chemical Vapor Deposition）や塗布形成法も用いることが出来る。特に、塗布形成法は膜厚の均一性が良いという特長があり、この場合は０．２％の均一性で膜形成することも可能であった。これは位相角ズレに換算して約０．１°に相当する精度の高いものである。また、位相シフタ膜の膜欠陥（ピンホール欠陥や異物欠陥）を検査し、欠陥が検出された場合はシフタ膜９を再生、再作成した。初期の段階で位相欠陥に繋がる欠陥対策が可能となるため工程管理を容易とすることができる。
【００７８】
次に、図８（ｂ）に示すように、シフタ膜９の上に電子線レジスト１０を塗布形成し、所望のシフタ描画パターンを露光した。シフタ膜９が導電膜でない場合は、この電子線レジスト１０の上に水溶性導電膜を形成し、ＥＢ描画時のチャージアップ対策を施した。このような対策を施さないとチャージアップにより描画パターンの位置ずれを起こす。本実施の形態では、水溶性導電膜を形成しておいたためチャージアップによる描画位置ずれは起こさなかった。チャージアップを防止するために必要な導電率を調べたところシート抵抗で５０ＭΩ／ｃｍ2以下の抵抗に抑えれば十分な効果があることが本発明者らによって明らかとされた。
【００７９】
次に、図８（ｃ）に示すように、現像を行なってレジストパターン１０ａを形成し、その後、図８（ｄ）に示すように、このレジストパターン１０ａをマスクにしてエッチングによってシフタ膜９を加工し、さらに図９(e)に示すようにレジストを除去してシフタパターン９ａをガラス基板ＧＰ上に形成した。この際、シフタパターン９ａの側面をテーパ加工しておいた。テーパー角は、例えば約６０°とした。ここでエッジ検出法で位相シフタ欠け欠陥や残り欠陥を検査した。遮光体がこのシフタパターン９ａの回りを取り囲んでいないためエッジ検出法でシフタ欠陥を検査出来るため簡便でかつ検出精度の高い位相欠陥検査を行なうことが出来た。
【００８０】
その後、図８（f）に示すように、調製例１で調整したカーボンを分散させたレジスト（Ｉ）からなるレジスト膜１１を、例えば膜厚４２０ｎｍで塗布し、所望の形状のＥＢ描画を行った。この露光の際もシフタパターン９ａの描画の際と同様チャージアップ防止のための導電膜を形成することが有効である。本実施の形態においてはシート抵抗３０ＭΩ／ｃｍ2の導電膜をレジスト膜１１上に被着した（図示せず）。
【００８１】
ここでは、シフタパターン９ａの端部がテーパ加工してあるためレジスト膜１１の被覆性が良く、膜厚変動も比較的少ない。このため、レジスト膜１１からなる減光体パターンの寸法精度が高かった。直接段差上を横切るパターンはないが、レジスト膜１１の厚さ変動の影響は広い範囲に及ぶため、このテーパ加工の効果は大きい。ここでは、テーパ角を６０°としたが、これより値を小さくして、よりなだらかにすると膜厚変動が減る。一方で合わせ余裕を持たせたうえでそのテーパ部を覆うようにレジスト膜１１からなる減光体パターンを形成しておく必要があることから最小の減光体パターン幅が制限される。最適なテーパ角は、パターン最小ルール及びシフタと、この減光体パターンの合わせ精度の見合いとから決まる。
【００８２】
その後、図８（ｇ）に示すように、現像を行なってカーボンを分散させたレジスト（Ｉ）からなるレジストパターン１１ａ（すなわち、減光体パターン）を形成した。さらに、加熱あるいはＤＵＶ照射あるいはその双方の処理を行った。この処理を施すことにより減光体パターン（レジストパターン１１ａ）の露光光に対する照射耐性が高めることが可能である。
【００８３】
このうようにして形成したカーボンを分散させたレジスト（Ｉ）のレジストパターン１１ａ部の残膜厚４００ｎｍにおけるＯＤ値を測定したところ、ＫｒＦエキシマレーザー光の波長２４８ｎｍで３．２であり、透過率に換算すると０．０６３％であった。また、ＡｒＦエキシマレーザー光の波長１９３ｎｍで４．０であり、透過率に換算すると０．０１％であった。したがって、このようにして形成したカーボンを分散させたレジスト（Ｉ）のレジストパターン１１ａは、ＫｒＦ及びＡｒＦエキシマレーザー露光用のレベンソン型位相シフトマスクの減光部として適当であることが明らかとされた。
【００８４】
さらに、調製例３、４で調製した微粒子状物質を分散させたレジストを用いても、同様にレベンソン型位相シフトマスクが形成できた。
【００８５】
本実施の形態による位相シフトマスクは、位相誤差０．５°以内という極めて位相制御性が高いものであり、その寸法依存性もないことから、パターン転写を行なったときの寸法精度及び解像度が高かった。また、減光体パターン（レジストパターン１１ａ）は、ブランクス及び位相シフタと大きな面積で接触しておりパターン剥がれ等のような欠陥も発生しなかった。さらに、製造工程もメタルを減光体とする通常のマスクの製造工程に比べ相対的に少ないため歩留まりも高く、またＴＡＴも短かった。ＴＡＴは、約半減し、歩留まりは上記通常のマスクの製造方法の３０％から９０％へと大幅に改善させることができた。
【００８６】
このレベンソン型位相シフトマスクを前記実施の形態１と同様の方法でマスク保管、マスク識別、合わせマーク検出、露光、ストッカ移送し、半導体装置を製造した。その結果、微細回路パターンを持つ半導体装置を低コストで製造期間も短く作製することができた。したがって、少量多品種の半導体装置の製造に対応できる。
【００８７】
なお、本実施の形態では、位相シフタとしてＳｉＯx膜を用いたが、この他感光性透明膜を用いたり、あるいは基板のガラスを掘り込んで位相差を持たせたりすることもできる。
【００８８】
（実施の形態８）
本実施の形態は、ツイン・ウエル方式のＣＭＩＳ（Complementary MIS)回路を有する半導体集積回路装置の製造に関するもので、図９を用いて説明する。
【００８９】
図９は、その製造工程中におけるウエハ８の要部断面図である。ウエハ８を構成する半導体基板８Ｓは、例えばｎ-型の平面が円形状のＳｉ単結晶からなる。その上部には、例えばｎウエルＮＷＬおよびｐウエルＰＷＬが形成されている。ｎウエルＮＷＬは、例えばリンまたはＡｓが導入されてｎ型に設定されている。また、ｐウエルＰＷＬには、例えばホウ素が導入されてｐ型に設定されている。ｎウエルＮＷＬおよびｐウエルＰＷＬは以下のようにして形成する。
【００９０】
まず、半導体基板８Ｓ上にマスク合わせ用のウエハアライメントマークを形成する（図示せず）。このウエハアライメントマークは選択酸化工程を付加してウエル形成時に作成することもできる。その後、図９（ａ）に示すように、半導体基板８Ｓ上に酸化シリコン等からなる酸化膜１２ａを形成し、引き続きインプラマスク用のレジストパターン１３ａをｉ線リソグラフィにより酸化膜１２ａ上に形成する。その後、ｎウエルＮＷＬ形成用のリンを半導体基板８Ｓにイオン注入した。
【００９１】
その後、アッシングを行ってレジストパターン１３ａを除去し、酸化膜１２ａを除去した後、図９（ｂ）に示すように、半導体基板８Ｓ上に酸化シリコン等からなる酸化膜１２ｂを形成し、引き続きイオン注入マスク用のレジストパターン１３ｂをｉ線リソグラフィにより酸化膜１２ｂ上に形成する。その後、ｐウエル形成用のホウ素を半導体基板８Ｓにイオン注入した。
【００９２】
その後、レジストパターン１３ｂおよび酸化膜１２ｂを除去し、半導体基板８Ｓの主面（第１の主面）に、図９（ｃ）に示すように、例えば酸化シリコン膜からなる分離用のフィールド絶縁膜１４を溝型アイソレーションの形で形成した。
【００９３】
なお、アイソレーション方法としては、ＬＯＣＯＳ（Local Oxidization of Silicon）法を用いても良い。但し、溝型アイソレーションの方が微細、高集積が可能である。このアイソレーション形成時のリソグラフィには、ＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態１に記載の感光性組成物減光体パターンを有するＫｒＦエキシマレーザー光用のマスクを用いた。
【００９４】
このフィールド絶縁膜１４によって囲まれた活性領域には、ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐが形成されている。ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐのゲート絶縁膜１５は、例えば酸化シリコン膜からなり、熱酸化法等によって形成されている。また、ｎＭＩＳ ＱｎおよびｐＭＩＳ Ｑｐのゲート電極１６は、例えば低抵抗ポリシリコンからなるゲート形成膜をＣＶＤ法等によって堆積した後、その膜を、ＡｒＦエキシマレーザー光を露光光源とする縮小投影露光装置および前記実施の形態１に記載の感光性組成物減光体からなる減光体パターンを有するＡｒＦエキシマレーザー光用のマスクを用いてリソグラフィを行い、その後、エッチングを行って形成されている。半導体基板８Ｓ上のレジストには、例えばアクリル樹脂系の化学増幅系レジストを用いた。
【００９５】
このゲート電極１６は、ＫｒＦエキシマレーザー光を露光光源とする縮小投影露光装置および前記実施の形態７に記載の減光体パターンを有するＫｒＦエキシマレーザー光用のレベンソン型位相シフトマスクを用いてリソグラフィを行っても形成できた。ただし、寸法精度の関係でＡｒＦエキシマレーザー光を用いた露光処理の方が望ましい。また、前記実施の形態７記載の位相シフトマスクを用いると、さらに寸法精度を向上させることができるので、より好ましい。
【００９６】
ｎＭＩＳ Ｑｎの半導体領域１７は、例えばリンまたはヒ素を、ゲート電極１６をマスクとして半導体基板８Ｓにイオン注入法等によって導入することにより、ゲート電極１６に対して自己整合的に形成されている。また、ｐＭＩＳ Ｑｐの半導体領域１８は、例えばホウ素を、ゲート電極９をマスクとして半導体基板３ｓにイオン注入法等によって導入することにより、ゲート電極１６に対して自己整合的に形成されている。ただし、上記ゲート電極１６は、例えば低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく種々変更可能であり、例えば低抵抗ポリシリコン膜上にタングステンシリサイドやコバルトシリサイド等のようなシリサイド層を設けてなる、いわゆるポリサイド構造としても良いし、例えば低抵抗ポリシリコン膜上に、窒化チタンや窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属腹を設けてなる、いわゆるポリメタル構造としても良い。
【００９７】
まず、このような半導体基板８Ｓ上に、図９（ｄ）に示すように、例えば酸化シリコン膜からなる層間絶縁膜１９ａをＣＶＤ法等によって堆積した後、その上面にポリシリコン膜をＣＶＤ法等によって堆積する。続いて、そのポリシリコン膜上にリソグラフィをおこない、エッチングしてパターニングした後、そのパターニングされたポリシリコン膜の所定領域に不純物を導入することにより、ポリシリコン膜からなる配線２０Ｌおよび抵抗２０Ｒを形成する。
【００９８】
その後、図９（ｅ）に示すように、半導体基板８Ｓ上に、例えば酸化シリコン膜からなる層間絶縁膜１９ｂをＣＶＤ法等によって堆積した後、層間絶縁膜１９ａ，１９ｂに半導体領域１７，１８および配線２０Ｌの一部が露出するようなコンタクトホール２１をＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態２のハーフトーン型位相シフトマスクを用いてリソグラフィを行い、エッチングして穿孔する。ウエハ８上のレジストには、ＫｒＦエキシマレーザ光に感度を持つフェノール樹脂をベース樹脂とした化学増幅系レジストを用いた。
【００９９】
ここでは、コンタクトホール２１の孔径が、例えば０．１８μmであったため、ＫｒＦエキシマレーザ露光を用いたが、０．１５μmより小さな孔径が必要な場合は、ＡｒＦエキシマレーザ露光を用いれば良い。ＫｒＦエキシマレーザ露光では、０．１５μmより小さな孔径を安定して解像することが困難なためである。
【０１００】
さらに、半導体基板８Ｓ上に、チタン(Ｔｉ)、窒化チタン(ＴｉＮ)およびタングステン(Ｗ)からなる金属膜をスパッタリング法およびＣＶＤ法により順次堆積した後、その金属膜をＫｒＦエキシマレーザ光を露光光源とする縮小投影露光装置および前記実施の形態１のマスクを用いてリソグラフィを行い、エッチングすることにより、図９（ｆ）に示すように、第１層配線２２Ｌを形成する。
【０１０１】
ウエハ８上のレジストには、ＫｒＦエキシマレーザ光に感度を持つフェノール樹脂をベース樹脂とした化学増幅系レジストを用いた。これ以降は、第１層配線２２Ｋと同様に第２層配線以降を形成し、半導体集積回路装置を製造する。ここでは配線ピッチが、例えば０．３６μｍであったため、ＫｒＦエキシマレーザ露光を用いたが、解像度の関係から０．３μmより配線ピッチパターンを形成する場合はＡｒＦエキシマレーザ露光を用いる。
【０１０２】
カスタムＬＳＩ（Large Scale Integrated circuit）製品では特に第１配線層を中心にマスクデバッグが行われることが多い。第１配線層へのマスク供給ＴＡＴの速さが製品開発力を決め、かつ必要なマスク枚数も多くなるのでこの工程に本実施の形態を適用するのは効果が特に大きい。また、第２層配線での最小パターン寸法は、例えば０．３５μm（パターンピッチは０．８μm）と露光波長(０．２４８μm)に比べて十分太いものであった。そこで、そこには前記実施の形態１のＫｒＦエキシマレーザー光用のマスクを適用した。
【０１０３】
本実施の形態では、全てのリソグラフィ工程に前記実施の形態１〜７までのいずれかのマスクを用い、かつ、マスク保管から露光、マスク回収に至るまで図５あるいは図７に示す手順でリソグラフィを行った。その結果、使用マスクのミスもなく、合わせにも問題なく、ＣＭＩＳ回路を有する半導体集積回路装置において、露光履歴を反映させた一連の製造を行うことができた。マスクの製造コストが安く、製造期間も短くて済むためＣＭＩＳ回路を有する半導体集積回路装置の製造コストを下げ、かつ短期間で製造することができた。また、ＣＭＩＳ回路を有する半導体集積回路装置の開発ＴＡＴも短縮できた。
【０１０４】
（実施の形態９）
本実施の形態においては、本発明をパッケージ実装にまで適用した例を説明する。ここでは、例えばウエハプロセスを経てウエハに形成された複数の半導体チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術に本発明の技術思想を適用した場合について説明する。なお、ウエハ・プロセスは、前工程とも呼ばれ、一般的に、鏡面研磨を施したウエハの主面上に素子を形成し、配線層を形成し、表面保護膜を形成した後、ウエハに形成された複数の半導体チップの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。
【０１０５】
図１０（ａ）〜（ｃ）は、ゲート回路部や多層配線の形成が終了した後のウエハ８の要部断面を示している。なお、ここでは、ウエハ８での一括形成を行なっており、半導体チップ（以下、単にチップという）単位への切断は行われていない。
【０１０６】
図１０（ａ）に示すように、半導体基板８Ｓの主面（第１の面）には、例えば上記論理素子、メモリ素子またはその両方の素子および多層配線層が形成されている。その多層配線層のうちの最上の配線層には、ボンディングパッドＢＰが形成されている。ボンディングパッドＢＰは、例えばアルミニウムまたはアルミニウム合金等のような配線と同一の材料を同一工程時にパターン加工することで形成されている。このボンディングパッドＢＰの表面は一部を除いて表面保護膜２５ａによって覆われている。表面保護膜２５ａは、例えば酸化シリコン膜、窒化シリコン膜またはこれらの積層膜からなる。表面保護膜２５ａ上には、例えば感光性ポリイミド樹脂等からなる厚さ５μｍ程度の表面保護膜２５ｂが堆積されている。この表面保護膜２５ａ，２５ｂには、ボンディングパッドＢＰの一部が露出するような開口部２６が穿孔されている。この開口部２６を穿孔する際に前記実施の形態１〜７で説明したマスクを用いることも好ましい。これにより、上記したようにボンディングパッドＢＰの位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。なお、符号の１９ｃ，１９ｄは、層間絶縁膜を示しており、例えば酸化シリコン膜からなる。
【０１０７】
表面保護膜２５ｂ上には、再配置配線２７が形成されている。再配置配線２７は、例えばクロム等のようなバリア導体膜上に銅等のような主配線形成用導体膜がスパッタリング法または蒸着法等によって堆積されてなり、開口部２６を通じてボンディングパッドＢＰと電気的に接続されている。ただし、上記バリア膜は、銅の拡散防止機能の他、ポリイミド樹脂との接着性を向上させる機能を有しており、クロムに限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン、窒化チタンまたはタングステンを用いることもできる。この再配置配線２７のパターニングには、前記実施の形態１に記載のリソグラフィ手法を用いた。そのリソグラフィ手順は、図５に示した手順に準拠した。但し、線幅はゲートと比べて大きいので、パターニングの為の露光はｉ線(波長０．３６５μｍ)ステッパ（ステップ・アンド・リピート縮小投影露光装置）を用いた。
【０１０８】
続いて、図１０（ｂ）に示すように、ウエハ８の主面上に、再度、例えば感光性ポリイミド樹脂等からなる封止樹脂膜２８を塗布し、再配置配線２７を被覆する。最上の封止樹脂膜２８をポリイミド樹脂等のような有機系絶縁膜としたのは、比較的軟らかい有機系絶縁膜を最上層としてチップの取り扱いを容易にするためである。すなわち、最上の絶縁膜を無機系絶縁膜とするとチップの取り扱い（搬送等）時に封止樹脂膜にクラックが入り易くその取り扱いが困難となるが、有機系絶縁膜の場合は、比較的軟らかいので、そのような問題を回避できるからである。
【０１０９】
その後、その封止樹脂膜２８に対して露光・現像処理を施すことにより、再配置配線２７の一部が露出するような開口部２９を穿孔する。この開口部２９を穿孔するための露光処理に際しても前記実施の形態１〜６のリソグラフィ工程を用いることが好ましい。これにより、上記したようにボンディングパッドＢＰや再配置配線２７の位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。
【０１１０】
その後、ウエハ８の主面上に、例えばクロム、クロム−銅合金等および金等を下層から順にスパッタリング法等によって堆積した後、これをレジストパターンをエッチングマスクとしたエッチング処理によってパターニングすることにより、バンプ下地金属層３０を形成する。このバンプ下地金属層３０のパターン加工のための露光処理に際しても前記実施の形態１〜６のリソグラフィ工程を用いることが好ましい。これにより、上記したようにボンディングパッドＢＰや再配置配線２７の位置等が製品や顧客の要求によって変わっても、その変更に対してマスクの変更も素早く対応できる。バンプ下地金属層３０は、例えば平面円形状に形成され、開口部２９を通じて再配置配線２７と電気的に接続されている。
【０１１１】
最後に、例えば鉛−錫合金等からなる半田ペーストを印刷した後、ウエハ８に対して熱処理を施すことにより、図１０（ｃ）に示すように、バンプ下地金属層３０上に半田バンプ電極３１を形成した。
【０１１２】
以上のような工程の後、ウエハ８から個々のチップ８Ｃを切り出し、図１１（ａ），（ｂ）に示すように、チップ８Ｃを配線基板３０上に実装する。チップ８Ｃの半田バンプ電極３１は、配線基板３２のランドと電気的に接続されている。図１１（ａ）は、上記封止樹脂２８の緩衝性が充分であり、チップ８Ｃと配線基板３２との間に充填材（アンダーフィル）を介在させていない場合が例示されている。もちろん、その充填材を介在させても良い。図１１（ｂ）は、上記封止樹脂２８が無い場合あるいは緩衝性が充分でない場合の実装構造であり、チップ８Ｃと配線基板３２との間に液状樹脂等からなる充填材３３が介在され、チップ８Ｃが配線基板３２にしっかりと固定されている場合が例示されている。
【０１１３】
以上のように、本実施の形態によれば、ＷＰＰ（再配置配線のパターニング等）に適用することにより、多品種のチップサイズの実装を効率よく行なうことができた。
【０１１４】
（実施の形態１０）
本実施の形態においては、本発明をマルチチップモジュール製作に適用した例を以下に示す。
【０１１５】
本実施の形態では、メモリチップとロジックチップを全く別の製造工程を経て製造した。メモリチップとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、マスクＲＯＭまたはフラッシュメモリ（ＥＥＰＲＯＭ）等のようなメモリ回路が主として形成されたチップがある。また、ロジックチップとしては、例えばＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等のような論理回路が主として形成されたチップがある。
【０１１６】
メモリチップの製造では、規則的な配置の密集した微細パターンが多いので、露光装置でフォトマスクのパターンをウエーハ上に転写する際の照明条件を密集度に合せた照明とした。ここでは、輪帯照明や用途に応じた特殊照明を採用した。また、マスクは、ほとんどの露光工程において、クロム等のようなメタルを遮光体とする通常のマスクを用いた。
【０１１７】
一方、ロジックチップの製造では、特に、ゲート回路部でメモリチップより微細なパターンが必要であるが、密集度は必ずしも高くはないので、大面積の照明光源を用いた。また、品種によりゲート回路も異なるので、前記実施の形態で示したマスクと上記通常のマスクとを効率よく使い分けてチップを製作した。
【０１１８】
以上の２種類のチップを、図１２に示すように、工程３０１ａ、３０１ｂに分けてそれぞれ製造し、工程３０１でベース基板（配線基板）上に配置した。図１３（ａ）は、以上のようにして構成されたマルチチップモジュールＭＣＭの平面図、（ｂ）は（ａ）のＸ１−Ｘ１線の断面図の一例を示している。
【０１１９】
ここには、ベース基板３２Ｍ上に、メモリチップ８ＣＭおよびロジックチップ８ＣＬの他に、画像処理部や特定用途の信号処理部等のような種々の目的に応じて、種々の機能を有する他のチップ８Ｃが実装されている。本実施の形態では、これら各チップ８Ｃ，８ＣＭ，８Ｃを、別々に製造し、一つのベース基板３２Ｍ上に実装することで、マルチチップモジュールＭＣＭを製造した。各チップ８Ｃ，８ＣＭ，８ＣＬの半田バンプ電極３１等の形成工程は、例えば前記実施の形態９と同様の方法を採用した。各チップ８Ｃ，８ＣＭ，８ＣＬの半田バンプ電極３１は、ベース基板３２Ｍの主面のランド、ベース基板３２Ｍ内の内層配線を通じてベース基板３２Ｍの裏面のランドおよびそれに接続された半田バンプ電極３４と電気的に接続されている。
【０１２０】
このような本実施の形態によれば、各チップ毎に最適なプロセス条件を選択することができ、チップの性能を向上させることができるので、高性能なマルチチップモジュールＭＣＭを製造することができた。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
例えば前記実施の形態におけるマスクの減光体パターンをピーリングによって剥離しても良い。すなわち、マスクの減光体パターンに粘着テープを貼り付けた後、これを剥がすことで減光体パターンを剥離しても良い。
【０１２３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば、液晶基板の製造方法、磁気ディスクヘッドの製造方法またはマイクロマシンの製造方法にも適用できる。
【０１２４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有することにより、フォトマスクの識別を容易に行うことができるので、フォトマスクの管理を容易に行うことが可能となる。
(2).フォトマスクに形成された回路用パターンと、アライメントマークと、識別用マークとが同一の感光性組成物減光体からなり、前記識別用マークを用いてフォトマスクを識別する工程と、前記アライメントマークを用いてフォトマスクの合わせを行う工程と、前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有することにより、フォトマスクのアライメントを容易に行うことができるので、半導体装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図２】本発明の他の実施の形態である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態の半導体装置の製造方法で用いるフォトマスクの製造工程中の要部断面図である。
【図４】本発明の実施の形態であるカーボンを分散させたレジスト（Ｉ）の分光特性を示す特性図である。
【図５】本発明の実施の形態である半導体装置の製造工程におけるフォトリソグラフィ工程の工程図である。
【図６】本発明の実施の形態である半導体装置の製造工程で用いた露光装置の構成の説明図である。
【図７】本発明の実施の形態である半導体装置の製造工程におけるフォトリソグラフィ工程の工程図である。
【図８】（ａ）〜（ｇ）は、本発明の実施の形態である半導体装置の製造工程で用いたレベンソン型位相シフトマスクの製造工程中における要部断面図である。
【図９】（ａ）〜（ｆ）は、本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの要部断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図１１】（ａ），（ｂ）は、本発明の他の実施の形態である半導体装置の要部断面図である。
【図１２】本発明のさらに他の実施の形態である半導体装置の製造フローの説明図である。
【図１３】（ａ）は図１２の半導体装置の平面図、（ｂ）は（ａ）のＸ１−Ｘ１線の断面図である。
【図１４】フェノール樹脂をベースとする代表的な電子線レジストの分光特性を示す特性図である。
【符号の説明】
１ａ 本体回路パターン
１ｂ ウエハ用合わせマーク
１ｃ レチクル合わせマーク
１ｄ バーコード（識別用マーク）
１ｅ 識別マーク（識別用マーク）
１ｆ ベースライン補正パターン
１ｇ ペリクルフレーム
１ｈ 短寸法測定パターン
１ｉ 長寸法測定パターン
１ｊ 位相角モニタマーク
１ｋ ベースライン補正パターン
１ｍ フィールド部分
２ レジスト膜
３ 水溶性導電膜
４ 縮小投影露光装置部
４ａ 光源
４ｂ フライアイレンズ
４ｃ 照明形状調整アパーチャ
４ｄ，４ｅ コンデンサレンズ
４ｆ ミラー
４ｇ 投影レンズ
４ｈ マスク位置制御手段
４ｉ マスクステージ
４ｊ 位置検出手段
４ｋ 試料台
４ｍ Ｚステージ
４ｎ ＸＹステージ
４ｐ 主制御系
４ｑ，４ｒ 駆動手段
４ｓ ミラー
４ｔ レーザ測長器
５ フォトマスクストッカ
６ マスクモニタ
６ａ 照明系
６ｂ 受光系
７ マスク搬送系
８ 半導体ウエハ
８Ｓ 半導体基板
８Ｃ 半導体チップ
９ シフタ膜
９ａ シフタパターン
１０ 電子線レジスト
１０ａ レジストパターン
１１ レジスト膜
１１ａ レジストパターン
１２ａ，１２ｂ 酸化膜
１３ａ レジストパターン
１４ フィールド絶縁膜
１５ ゲート絶縁膜
１６ ゲート電極
１７，１８ 半導体領域
１９ａ，１９ｂ，１９ｃ，１９ｄ 層間絶縁膜
２０Ｌ 配線
２０Ｒ 抵抗
２１ コンタクトホール
２２Ｌ 第１層配線
２５ａ，２５ｂ 表面保護膜
２６ 開口部
２７ 再配置配線
２８ 封止樹脂膜
２９ 開口部
３０ バンプ下地金属層
３１ 半田バンプ電極
３２ 配線基板
３２Ｍ ベース基板
３３ 充填材
３４ 半田バンプ電極
Ａ，Ｂ フォトマスク
ＧＰ ガラス基板
ＰＡ 本体回路パターン領域
ＥＸ 露光装置
ＰＥ ペリクル
ＮＷＬ ｎウエル
ＰＷＬ ｐウエル
ＭＣＭ マルチチップモジュール
Ｑp ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑn ｎチャネル型のＭＩＳ・ＦＥＴ
Claims (7)
- フォトマスクに形成された回路用パターンと、フォトマスクのアライメントマークと、フォトマスクの識別用マークとが同一の感光性組成物減光体からなり、
（ａ）前記識別用マークを用いてフォトマスクを識別する工程と、
（ｂ）前記アライメントマークを用いてフォトマスクの合わせを行う工程と、
（ｃ）前記回路用パターンにより半導体ウエハ上にパターンを転写する工程とを有し、
前記感光性組成物減光体はカーボンを含有させたレジストであり、前記カーボンの粒径は２００ｎｍ以下で、かつ、含有量が１０％以上であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、前記カーボンの粒径が１００ｎｍ以下であることを特徴とする半導体装置の製造方法。
- 請求項１記載の半導体装置の製造方法において、前記カーボンの粒径が５０ｎｍ以下であることを特徴とする半導体装置の製造方法。
- 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、前記フォトマスクの回路用パターンを転写するための露光光の波長は、前記フォトマスクの識別工程に際して前記識別用マークを検出するための光の波長と異なることを特徴とする半導体装置の製造方法。
- 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、前記フォトマスクの回路用パターンを転写するための露光光の波長は、前記フォトマスクのアライメントに際して前記アライメントマークを検出するための光の波長および前記フォトマスクの識別工程に際して前記識別用マークを検出するための光の波長と異なることを特徴とする半導体装置の製造方法。
- 透明基板と感光性組成物減光体とを有するフォトマスクをストッカに保管する工程と、前記感光性組成物減光体で形成されているマークを読み取って前記フォトマスクのマスク識別を行う工程と、該フォトマスクを露光装置上の所定の露光部へ移送する工程と、前記フォトマスク上の感光性組成物減光体からなるアライメントマークの位置を検出して半導体ウエハとの位置合わせを行う工程と、前記露光装置にて該半導体ウエハ上に前記フォトマスクの所望のパターンを露光する工程と、前記露光を行った後、該フォトマスクを前記ストッカへ移送する工程と、前記露光を行った後、該フォトマスクを前記ストッカへ移送する工程の後に、前記フォトマスクを今後とも使用するか否かを判断する工程と、使用しないと判断した場合には前記感光性組成物減光体を剥離して透明基板に戻す工程と、前記フォトマスクを洗浄する工程と、該フォトマスクの透明基板上の異物検査を行う工程と、該透明基板上に感光性組成物減光体を被着する工程と、該感光性組成物減光体に所望のパターンを描画する工程と、現像を行って、前記感光性組成物減光体からなる回路パターンを有するフォトマスクを作製する工程と、該フォトマスクをストッカに移送し再度露光を行う工程とを有し、
前記感光性組成物はカーボンを含有させたレジストであり、前記カーボンの粒径は２００ｎｍ以下で、かつ、含有量が１０％以上であることを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、前記感光性組成物減光体における光の透過率が、波長１５０ｎｍ以上、７５０ｎｍ以下の光において３０％以下であることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001024092A JP3768819B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置の製造方法 |
| TW090127025A TW522481B (en) | 2001-01-31 | 2001-10-31 | A semiconductor device manufacturing method |
| KR1020010073184A KR20020064138A (ko) | 2001-01-31 | 2001-11-23 | 반도체장치의 제조방법 |
| US10/044,987 US6703328B2 (en) | 2001-01-31 | 2002-01-15 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001024092A JP3768819B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231607A JP2002231607A (ja) | 2002-08-16 |
| JP2002231607A5 JP2002231607A5 (ja) | 2005-06-16 |
| JP3768819B2 true JP3768819B2 (ja) | 2006-04-19 |
Family
ID=18889289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001024092A Expired - Fee Related JP3768819B2 (ja) | 2001-01-31 | 2001-01-31 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6703328B2 (ja) |
| JP (1) | JP3768819B2 (ja) |
| KR (1) | KR20020064138A (ja) |
| TW (1) | TW522481B (ja) |
Families Citing this family (238)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4085147B2 (ja) * | 2002-10-11 | 2008-05-14 | スパンション エルエルシー | 半導体装置の製造方法及び製造装置 |
| US6926840B2 (en) * | 2002-12-31 | 2005-08-09 | Eastman Kodak Company | Flexible frame for mounting a deposition mask |
| JP3989869B2 (ja) * | 2003-04-14 | 2007-10-10 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP4015087B2 (ja) * | 2003-08-27 | 2007-11-28 | 株式会社東芝 | レチクル、及び露光方法 |
| KR100572519B1 (ko) | 2003-12-26 | 2006-04-19 | 엘지.필립스 엘시디 주식회사 | 레이저 결정화 공정용 마스크 및 상기 마스크를 이용한레이저 결정화 공정 |
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| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
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| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8298875B1 (en) | 2011-03-06 | 2012-10-30 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
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| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US12120880B1 (en) | 2015-10-24 | 2024-10-15 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
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| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-01-31 JP JP2001024092A patent/JP3768819B2/ja not_active Expired - Fee Related
- 2001-10-31 TW TW090127025A patent/TW522481B/zh not_active IP Right Cessation
- 2001-11-23 KR KR1020010073184A patent/KR20020064138A/ko not_active Application Discontinuation
-
2002
- 2002-01-15 US US10/044,987 patent/US6703328B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6703328B2 (en) | 2004-03-09 |
| US20020102477A1 (en) | 2002-08-01 |
| JP2002231607A (ja) | 2002-08-16 |
| KR20020064138A (ko) | 2002-08-07 |
| TW522481B (en) | 2003-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
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