KR101028051B1 - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

웨이퍼 레벨 패키지 및 그 제조방법이 개시된다. 일면에 칩패드가 형성된 반도체 칩의 일면을 식각하여 홈을 형성하는 단계, 반도체 칩 일면에 선택적으로 도전성 물질을 성층하여 칩패드와 전기적으로 연결되며 홈에 상응하는 요철 형상의 포스트패드를 포함하는 재배선 패턴을 형성하는 단계, 반도체 칩 일면에 포스트패드의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층을 형성하는 단계, 윈도우에 도전성 물질을 충전하여 포스트패드에 안착되는 도전성 포스트를 형성하는 단계, 희생층을 제거하는 단계를 포함하는 웨이퍼 레벨 패키지 제조방법은, 포스트를 지지하는 면적을 크게 하는 요철부가 형성되어, 기판의 탑재로 인하여 발생하는 전단 및 횡 방향 응력에 강한 포스트 구조를 형성할 수 있다.
웨이퍼 레벨 패키지, 포스트, 요철

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and method of manufacturing the same}
본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package) 기술이며, 이중 웨이퍼 레벨 패키지(Wafer Level Package: WLP)기술은 소형화, 경량화, 고성능화 등을 실현 할 수 있는 기술이다.
일반적으로, 웨이퍼 레벨 패키지에는 기판에 탑재 시에 전기적 접속을 용이하게 하기 위하여, 재배선 패턴이 형성된다. 그리고, 재배선 패턴에는 기판과 전기적 접속을 수행하는 기둥형상의 포스트가 형성된다.
그런데, 웨이퍼 레벨 패키지가 기판에 탑재되면, 기판과의 열팽창계수 차이에 의하여 응력이 발생한다. 그리고, 발생한 응력은 웨이퍼 레벨 패키지와 기판을 접속 시키는 포스트에 집중된다. 이에 따라, 포스트가 응력에 의해 손상 및 파괴되 거나 크랙이 생기는 문제가 발생한다.
본 발명은 기판과 접속을 수행하는 포스트가 응력, 특히 횡 방향 전단응력에 대한 강한 저항력을 가지는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 칩패드가 형성된 반도체 칩의 일면을 식각하여 홈을 형성하는 단계, 반도체 칩 일면에 선택적으로 도전성 물질을 성층하여 칩패드와 전기적으로 연결되며 홈에 상응하는 요철 형상의 포스트패드를 포함하는 재배선 패턴을 형성하는 단계, 반도체 칩 일면에 포스트패드의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층을 형성하는 단계, 윈도우에 도전성 물질을 충전하여 포스트패드에 안착되는 도전성 포스트를 형성하는 단계, 희생층을 제거하는 단계를 포함하는 웨이퍼 레벨 패키지 제조방법이 제공된다.
이 때, 희생층을 제거하는 단계 이후에, 반도체 칩 일면에 도전성 포스트의 측면을 둘러싸는 몰딩제를 적층하는 단계를 더 포함할 수 있다.
또한, 희생층을 형성하는 단계는, 반도체 칩 일면에 포토레지스트를 적층하는 단계와, 포토레지스트를 선택적으로 노광 및 현상하여 포스트패드의 전부 또는 일부를 개방하는 윈도우를 형성하는 단계를 포함할 수 있다.
또한, 도전성 포스트를 형성하는 단계는, 포스트패드를 전극으로 전해도금하여 도전성 포스트를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 일면에 칩패드가 형성된 반도체 칩의 일면에 선택적으로 도전성 물질을 성층하여 칩패드와 전기적으로 연결되는 재배선 패턴을 형성하는 단계, 재배선 패턴의 일부를 식각하여 요철 형상의 포스트패드를 형성하는 단계, 반도체 칩 일면에 포스트패드의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층을 형성하는 단계, 윈도우에 도전성 물질을 충전하여 포스트패드에 안착되는 도전성 포스트를 형성하는 단계, 희생층을 제거하는 단계를 포함하는 웨이퍼 레벨 패키지 제조방법이 제공된다.
이 때, 희생층을 제거하는 단계 이후에, 반도체 칩 일면에 도전성 포스트의 측면을 둘러싸는 몰딩제를 적층하는 단계를 더 포함할 수 있다.
또한, 희생층을 형성하는 단계는, 반도체 칩 일면에 포토레지스트를 적층하는 단계와, 포토레지스트를 선택적으로 노광 및 현상하여 포스트패드의 전부 또는 일부를 개방하는 윈도우를 형성하는 단계를 포함할 수 있다.
또한, 도전성 포스트를 형성하는 단계는, 포스트패드를 전극으로 전해도금하여 도전성 포스트를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 칩패드와 홈이 형성된 반도체 칩, 칩패드와 전기적으로 연결되며 홈에 상응하는 요철이 형성되는 포스트패드를 포함하는 재배선 패턴, 포스트패드에 안착되는 도전성 포스트를 포함하는 웨이퍼 레벨 패키지 가 제공된다.
이 때, 도전성 포스트의 측면을 둘러싸도록 반도체 칩에 적층되는 몰딩제를 더 포함할 수 있다.
또한, 홈은 동심을 가지는 복수의 링 형상이며, 포스트패드에는 홈에 상응하여 동심원 형상의 요철이 형성될 수 있다.
또한, 도전성 포스트에 접합되는 도전성 범프를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 칩패드가 형성된 반도체 칩, 칩패드와 전기적으로 연결되며 선택적으로 식각되어 요철이 형성되는 포스트패드를 포함하는 재배선 패턴, 포스트패드에 안착되는 도전성 포스트를 포함하는 웨이퍼 레벨 패키지가 제공된다.
이 때, 도전성 포스트의 측면을 둘러싸도록 반도체 칩에 적층되는 몰딩제를 더 포함할 수 있다.
또한, 포스트패드에는 동심을 가지는 홈을 포함하는 동심원 형상의 요철이 형성될 수 있다.
또한, 도전성 포스트에 접합되는 도전성 범프를 더 포함할 수 있다.
포스트를 지지하는 면적을 크게 하는 요철부가 형성되어, 기판의 탑재로 인하여 발생하는 전단 및 횡 방향 응력에 강한 포스트 구조를 형성할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함 에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 나타낸 순서도이고, 도 2 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법의 각 단계를 나타낸 단면도이다.
도 2 내지 도 8을 참조하면, 반도체 칩(10), 칩패드(12), 홈(14), 패시베이션층(20), 재배선 패턴(30), 포스트패드(32), 희생층(40), 도전성 포스트(50), 몰딩제(55), 도전성 범프(60)가 도시되어 있다.
본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법은, 일면에 칩패드(12)가 형성된 반도체 칩(10)의 일면을 식각하여 홈(14)을 형성하는 단계, 반도체 칩(10) 일면에 선택적으로 도전성 물질을 성층하여 칩패드(12)와 전기적으로 연결되며 홈(14)에 상응하는 요철 형상의 포스트패드(32)를 포함하는 재배선 패턴(30)을 형성하는 단계, 반도체 칩(10) 일면에 포스트패드(32)의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층(40)을 형성하는 단계, 윈도우에 도전성 물질을 충전하여 포스트패드(32)에 안착되는 도전성 포스트(50)를 형성하는 단계, 희생층(40)을 제거하는 단계를 포함함으로써, 도전성 포스트(50)를 지지하는 면적을 크게 하는 요철부가 형성되어 기판의 탑재로 인하여 발생하는 응력, 특히 횡 방향 전단응력에 강한 포스트 구조를 가지는 웨이퍼 레벨 패키지를 제조할 수 있다.
본 실시예에 따라 웨이퍼 레벨 패키지를 제조하는 방법을 살펴보면, 우선, 도 2에 도시된 바와 같이, 일면에 칩패드(12)가 형성된 반도체 칩(10)의 일면을 식 각하여 홈(14)을 형성시킨다(S110). 도전성 포스트(50)가 형성될 자리에, 도전성 포스트(50)를 단단히 고정하는 요철을 구비하는 포스트패드(32)를 형성하기 위하여, 요철의 베이스가 되는 홈(14)을 형성한다. 이 때, 홈(14)의 크기 및 간격은 후에 형성될 패시베이션층(20)과 재배선 패턴(30)의 두께를 고려하여 결정한다. 또한, 포스트를 지지하는데 적합한 요철의 형상을 고려하여 홈(14)을 형성한다. 본 실시예에서는 오목과 볼록이 교대로 형성되는 동심원 형상의 요철을 형성하기 위하여, 동심을 가지는 복수의 홈(14)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 반도체 칩(10) 일면에 선택적으로 도전성 물질을 성층하여, 칩패드(12)와 전기적으로 연결되며 홈(14)에 상응하는 요철 형상의 포스트패드(32)를 포함하는 재배선 패턴(30)을 형성시킨다(S120). 도전성 포스트(50)가 안착되는 포스트패드(32)를 형성하고 이를 칩패드(12)와 연결시키는 재배선 패턴(30)을 형성한다. 이 때, 도금 또는 금속 스퍼터링(sputtering) 등의 방법을 이용하여, 반도체 칩(10)에 도전성 물질을 소정의 두께로 성층하여 포스트패드(32)를 포함한 재배선 패턴(30)을 형성한다. 이에 따라, 반도체 칩(10)에 형성된 홈(14)을 따라 요철 형상의 포스트패드(32)가 형성된다. 여기서, 요철이 평탄화되거나 서로 붙지 않는 소정의 두께가 유지되어야 한다.
한편, 도 3에 도시된 바와 같이, 재배선 패턴(30)을 형성하기 이전에, 반도체 칩(10)의 표면을 보호하고 전기적으로 절연되도록 산화막 또는 질화막의 패시베이션층(20)을 추가로 형성할 수 있다. 또한, 패시베이션층(20)을 형성한 다음에 반도체 칩(10)에 홈(14)을 형성할 수도 있다.
다음으로, 도 5에 도시된 바와 같이, 반도체 칩(10) 일면에 포스트패드(32)의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층(40)을 형성시킨다(S130). 포스트패드(32)에 안착되는 도전성 포스트(50)를 형성하기 위해서, 포스트패드(32) 위에 도전성 포스트(50)의 틀이 되는 윈도우를 형성시킨다.
이 때, 희생층(40)은 포토레지스트를 적층하여 형성할 수 있다. 구체적으로, 반도체 칩(10) 일면에 포토레지스트를 적층하고, 적층된 포토레지스트를 선택적으로 노광 및 현상하여 포스트패드(32)의 전부 또는 일부를 개방하는 윈도우를 형성할 수 있다. 포토레지스트는 빛을 받으면 용매에 대한 내약품성이 달라지는 감광성 재료이므로, 선택적으로 노광 및 현상하여 포스트패드를 노출시키는 윈도우를 형성할 수 있다. 여기서, 포토레지스트는 두꺼운 필름(예를 들면, DFR- Dry Film Resist)으로 반도체 칩(10)에 부착되거나, 액상의 물질로서 반도체 칩(10)에 도포될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 윈도우에 도전성 물질을 충전하여 포스트패드(32)에 안착되는 도전성 포스트(50)를 형성시킨다(S140). 희생층(40)에 형성된 윈도우에 도전성 물질을 충전시켜서, 기판과 전기적 접속되는 도전성 포스트(50)를 형성한다. 이 때, 도전성 포스트(50)를 지지하는 포스트패드(32)에는 요철이 형성되어 있어서, 도전성 포스트(50)가 넓은 면적으로 지지되므로 포스트패드(32)에 단단하게 고정된다. 이에 따라, 도전성 포스트(50)는 기판에 웨이퍼 레벨 패키지를 탑재하여 생기는 응력에 대하여 잘 견디게 된다. 특히, 열팽창 계수 차이에 의하여 횡 방향 전단 응력이 가해질 때에, 도전성 포스트(50)의 하단은 포스트 패드(32)에 박혀 있는 구조로 지지되어 있어서, 도전성 포스트(50)가 포스트패드(32)에서 분리되거나 접촉면에 크랙이 생기는 현상을 효과적으로 방지할 수 있다.
한편, 도전성 물질을 충전시키기 위해서 전해도금이 수행되며, 전해도금의 전극으로 포스트패드(32)가 사용될 수 있다. 이에 따라, 윈도우에 도전성 물질을 충전하여 도전성 포스트(50)를 형성하는 과정이 용이해진다.
다음으로, 도 7에 도시된 바와 같이, 희생층(40)을 제거한다(S150). 도전성 포스트(50)의 형성을 위해 적층된 희생층(40)을, 도전성 포스트(50)를 안착시킨 후에 제거한다. 희생층(40)의 재질에 따라 자외선에 노광시키거나 약품에 식각하여, 반도체 칩(10)으로부터 희생층(40)을 분리시킨다.
한편, 도 8에 도시된 바와 같이, 도전성 포스트(50)의 강성 보강을 위하여, 도전성 포스트(50) 측면을 둘러싸는 몰딩제(55)를 추가로 적층할 수 있다. 재배선 패턴(30)을 보호하며 도전성 포스트(50)를 지지하도록, 몰딩제(55)를 반도체 칩(10) 일면에 적층한다. 이 때, 몰딩제(55)로서 에폭시가 사용될 수 있고, 에폭시를 스프레이 코팅법 등을 통하여 도포하여 몰딩할 수 있다.
또한, 몰딩제(55) 적층 후에, 도전성 포스트(50) 상부를 평탄화 시키기 위하여 연마(Grinding)공정을 추가로 수행할 수 있다. 이에 따라, 기판과 접촉하는 도전성 포스트(50)의 상면이 고르게 형성되어, 전기적 접속의 신뢰성이 향상된다.
도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 나타낸 순서도이고, 도 10 내지 도 17은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법의 각 단계를 나타낸 단면도이다.
본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법은, 일면에 칩패드(12)가 형성된 반도체 칩(10)의 일면에 선택적으로 도전성 물질을 성층하여, 칩패드(12)와 전기적으로 연결되는 재배선 패턴(30)을 형성하는 단계, 재배선 패턴(30)의 일부를 식각하여 요철 형상의 포스트패드(32)를 형성하는 단계, 반도체 칩(10) 일면에 포스트패드(32)의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층(40)을 형성하는 단계, 윈도우에 도전성 물질을 충전하여 포스트패드(32)에 안착되는 도전성 포스트(50)를 형성하는 단계, 희생층(40)을 제거하는 단계를 포함함으로써, 도전성 포스트(50)를 지지하는 면적을 크게 하는 요철부가 형성되어, 기판의 탑재로 인하여 발생하는 응력, 특히 횡 방향 전단 응력에 강한 포스트 구조를 형성할 수 있다.
본 실시예는 재배선 패턴(30)을 형성한 다음에 포스트패드(32)를 식각하여 요철을 형성한다는 점에서 제1 실시예와 차이가 있다.
본 실시예에서는 상술한 제1 실시예와 다른 구성을 중심으로 설명하며, 제1 실시예와 동일한 구성에 대한 설명은 생략하기로 한다.
우선, 도 10 내지 도 12에 나타난 바와 같이, 본 실시예에서는 일면에 칩패드(12)가 형성된 반도체 칩(10)의 일면에 선택적으로 도전성 물질을 성층하여 칩패드(12)와 전기적으로 연결되는 재배선 패턴(30)을 형성한다(S210). 이 때, 제1 실시예와는 달리, 반도체 칩(10)에서 포스트패드(32)가 형성된 자리에 홈(14)을 형성 하지 않는다.
한편, 도 11을 참조하면, 재배선 패턴(30)을 형성하기 이전에, 반도체 칩(10)의 표면을 보호하고 전기적으로 절연되도록 산화막 또는 질화막의 패시베이션층(20)을 추가로 형성할 수 있다.
다음에, 도 13에 나타난 바와 같이, 재배선 패턴(30)의 일부를 식각하여 요철 형상의 포스트패드(32)를 형성한다(S220). 본 실시예에서는 재배선 패턴(30)에 동심을 가지는 복수의 홈(14)을 형성하여 동심원 형상의 요철을 구비한 포스트패드(32)를 형성시킨다. 이에 따라, 포스트패드(32)는 제1 실시예와 같이 도전성 포스트(50)를 넓은 면적으로 지지할 수 있다.
다음으로, 도 14 내지 도 16에 나타난 바와 같이, 반도체 칩(10) 일면에 포스트패드(32)의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층(40)을 형성하고(S230), 윈도우에 도전성 물질을 충전하여 포스트패드(32)에 안착되는 도전성 포스트(50)를 형성하고(S240), 희생층(40)을 제거한다(S250). 이 때, 도전성 물질을 충전시키기 위하여 전해도금이 수행되며, 전해도금의 전극으로 포스트패드(32)가 사용될 수 있다.
한편, 도 17에 도시된 바와 같이, 도전성 포스트(50)의 강성 보강을 위하여, 도전성 포스트(50) 측면을 둘러싸는 몰딩제(55)를 추가로 적층할 수 있다.
또한, 몰딩제(55) 적층 후에, 도전성 포스트(50) 상부를 평탄화 시키기 위하여 연마(Grinding)공정을 추가로 수행할 수 있다.
도 18은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이고, 도 19는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 재배선 패턴(30)을 나타낸 평면도이다.
본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지는, 칩패드(12)와 홈(14)이 형성된 반도체 칩(10), 칩패드(12)와 전기적으로 연결되며 홈(14)에 상응하는 요철이 형성되는 포스트패드(32)를 포함하는 재배선 패턴(30), 포스트패드(32)에 안착되는 도전성 포스트(50)를 포함하여, 기판의 탑재로 인하여 발생하는 응력, 특히 횡 방향 전단 응력에 강한 포스트 구조를 형성할 수 있다.
반도체 칩(10)은 기판에 탑재되어 소정의 기능을 수행하는 전자소자로서, 기판과 전기적으로 연결되기 위하여 반도체 칩(10)의 외부에 접속단자가 되는 칩패드(12)가 형성된다. 또한, 웨이퍼 레벨 패키지와 기판과의 접속을 수행하는 도전성 포스트(50)가 형성될 자리에, 도전성 포스트(50)를 단단히 고정할 요철의 형성을 위해 홈(14)이 형성된다. 도 19에 나타난 바와 같이, 본 실시예에서는 포스트패드(32)에 오목과 볼록의 패턴이 반복적으로 형성되는 동심원 형상의 요철이 형성되도록, 반도체 칩(10)에 동심을 가지는 링 형상의 홈(14)이 복수로 형성된다.
한편, 홈(14)이 형성된 반도체 칩(10)의 일면에는, 반도체 칩(10)의 표면을 보호하도록 산화막 또는 질화막의 패시베이션층(20)을 추가로 형성될 수 있다. 또한, 반도체 칩(10)의 일면에 패시베이션층(20)이 형성된 다음에 홈(14)이 형성될 수도 있다. 따라서, 반도체 칩(10)에 형성된 홈(14)은, 패시베이션층(20)에 형성된 홈(14)도 포함한다.
재배선 패턴(30)은 칩패드(12)와 도전성 포스트(50)를 전기적으로 연결하는 역할을 한다. 이를 위해, 반도체 칩(10) 일면에 선택적으로 도전성 물질이 성층되어 형성된다. 이 때, 반도체 칩(10)의 홈(14)에 상응하는 요철이 형성되는 포스트패드(32)를 포함한다. 이에 따라, 도전성 포스트(50)를 단단히 고정할 수 있다. 본 실시예에서는 링 형상의 홈(14)에 상응하는 동심원 형상의 요철이 형성된다.
도전성 포스트(50)는 웨이퍼 레벨 패키지와 기판을 전기적으로 접속시키는 부분으로, 포스트패드(32)에 안착되는 기둥형상으로 형성된다. 이 때, 도전성 포스트(50)는 포스트패드(32)의 요철에 결합되므로, 도전성 포스트(50)가 포스트패드(32)에 단단하게 고정되어 지지된다. 따라서, 기판에 웨이퍼 레벨 패키지를 탑재하여 발생하는 응력에 대하여 잘 견디게 된다. 특히, 열팽창 계수 차이에 의하여 발생하는 횡 방향 전단 응력이 가해질 때, 도전성 포스트(50)의 하단은 포스트패드(32)에 박혀 있는 구조로 지지되어 있어서, 도전성 포스트(50)가 포스트패드(32)에서 분리되거나 접촉면에 크랙이 생기는 현상을 효과적으로 방지할 수 있다.
한편, 도전성 포스트(50)의 강성 보강을 위하여, 도전성 포스트(50)의 측면을 둘러싸도록 반도체 칩(10)에 적층되는 몰딩제(55)를 더 포함할 수 있다. 몰딩제(55)는 재배선 패턴(30)을 보호하고 도전성 포스트(50)를 지지하는 역할을 한다. 이 때, 몰딩제(55)로는 에폭시 등이 사용될 수 있다.
또한, 기판과의 전기적 접속을 위하여, 도전성 포스트(50)의 상면에는 도전성 범프(60)가 접합될 수 있다. 본 실시예에서는, 도전성 범프(60)는 도전성 포스트(50)를 기판에 접속시키는 반구형의 솔더 볼이다.
도 20은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이고, 도 21은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 재배선 패턴(30)을 나타낸 평면도이다.
본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지는, 칩패드(12)가 형성된 반도체 칩(10), 칩패드(12)와 전기적으로 연결되며 선택적으로 식각되어 요철이 형성되는 포스트패드(32)를 포함하는 재배선 패턴(30), 포스트패드(32)에 안착되는 도전성 포스트(50)를 포함하여, 기판의 탑재로 인하여 발생하는 응력, 특히 횡 방향 응력에 강한 포스트 구조를 형성할 수 있다.
도 20을 참조하면, 제2 실시예에 따른 웨이퍼 레벨 패키지는, 포스트패드(32)를 식각하여 요철을 형성한다는 점에서 제1 실시예와 차이가 있다.
본 실시예에서는 상술한 제1 실시예와 다른 구성을 중심으로 설명한다.
반도체 칩(10)은 기판에 탑재되어 소정의 기능을 수행하는 전자소자로서, 기판과 전기적으로 연결되기 위하여 반도체 칩(10)의 외부에 접속단자가 되는 칩패드(12)가 형성된다. 이 때, 제1 실시예와는 달리 포스트패드(32)가 형성될 자리에 홈(14)이 형성되지는 않는다.
한편, 반도체 칩(10)의 일면에는, 반도체 칩(10)의 표면을 보호하도록 산화막 또는 질화막의 패시베이션층(20)을 추가로 형성될 수 있다.
재배선 패턴(30)은 칩패드(12)와 도전성 포스트(50)를 전기적으로 연결하는 역할을 한다. 이를 위해, 반도체 칩(10) 일면에 선택적으로 도전성 물질이 성층되 어 형성된다.
이 때, 재배선 패턴(30)은 선택적으로 식각되어 요철이 형성되는 포스트패드(32)를 포함한다. 이에 따라, 도전성 포스트(50)를 단단히 고정할 수 있다. 본 실시예에서는 동심을 가지는 홈(14)을 포함하는 동심원 형상의 요철이 형성된다.
도전성 포스트(50)는 웨이퍼 레벨 패키지와 기판을 전기적으로 접속시키는 부분으로, 포스트패드(32)에 안착되는 기둥형상으로 형성된다. 이 때, 도전성 포스트(50)은 포스트패드(32)의 요철에 결합되므로, 도전성 포스트(50)가 포스트패드(32)에 단단하게 고정되어 지지된다. 따라서, 기판에 웨이퍼 레벨 패키지를 탑재하여 발생하는 응력에 대하여 잘 견디게 된다. 특히, 열팽창 계수 차이에 의하여 발생하는 횡 방향 전단 응력이 가해질 때, 도전성 포스트(50)의 하단은 포스트패드(32)에 박혀 있는 구조로 지지되어 있어서, 도전성 포스트(50)가 포스트패드(32)에서 분리되거나 접촉면에 크랙이 생기는 현상을 효과적으로 방지할 수 있다.
한편, 도전성 포스트(50)의 강성 보강을 위하여, 도전성 포스트(50)의 측면을 둘러싸도록 반도체 칩(10)에 적층되는 몰딩제(55)를 더 포함할 수 있다.
또한, 기판과의 전기적 접속을 위하여, 도전성 포스트(50)의 상면에는 도전성 범프(60)가 접합될 수 있다. 본 실시예에서는, 도전성 범프(60)는 도전성 포스트(50)를 기판에 접속시키는 반구형의 솔더 볼이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 나타낸 순서도.
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지 제조방법의 각 단계를 나타낸 단면도.
도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 나타낸 순서도.
도 10 내지 도 17은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지 제조방법의 각 단계를 나타낸 단면도.
도 18는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.
도 19는 본 발명의 제1 실시예에 따른 웨이퍼 레벨 패키지의 재배선 패턴을 나타낸 평면도.
도 20은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.
도 21은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지의 재배선 패턴을 나타낸 평면도.
<도면의 주요부분에 대한 부호의 설명>
10: 반도체 칩 12: 칩패드
14: 홈 20: 패시베이션층
30: 재배선 패턴 32: 포스트패드
40: 희생층 50: 도전성 포스트
55: 몰딩제 60: 도전성 범프

Claims (16)

  1. 일면에 칩패드가 형성된 반도체 칩의 상기 일면을 식각하여 홈을 형성하는 단계;
    상기 반도체 칩 일면에 선택적으로 도전성 물질을 성층하여, 상기 칩패드와 전기적으로 연결되며 상기 홈에 상응하는 요철 형상의 포스트패드를 포함하는 재배선 패턴을 형성하는 단계;
    상기 반도체 칩 일면에, 상기 포스트패드의 전부 또는 일부를 개방하는 윈도우가 형성되도록 희생층을 형성하는 단계;
    상기 윈도우에 도전성 물질을 충전하여 상기 포스트패드에 안착되는 도전성 포스트를 형성하는 단계; 및
    상기 희생층을 제거하는 단계를 포함하는 웨이퍼 레벨 패키지 제조방법.
  2. 제1항에 있어서,
    상기 희생층을 제거하는 단계 이후에,
    상기 반도체 칩 일면에, 상기 도전성 포스트의 측면을 둘러싸는 몰딩제를 적층하는 단계를 더 포함하는 웨이퍼 레벨 패키지 제조방법.
  3. 제1항에 있어서,
    상기 희생층을 형성하는 단계는,
    상기 반도체 칩 일면에, 포토레지스트를 적층하는 단계와;
    상기 포토레지스트를 선택적으로 노광 및 현상하여 상기 포스트패드의 전부 또는 일부를 개방하는 윈도우를 형성하는 단계를 포함하는 웨이퍼 레벨 패키지 제조방법.
  4. 제1항에 있어서,
    상기 도전성 포스트를 형성하는 단계는,
    상기 포스트패드를 전극으로 전해도금하여 상기 도전성 포스트를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 칩패드와 홈이 형성된 반도체 칩;
    상기 칩패드와 전기적으로 연결되며 상기 홈에 상응하는 요철이 형성되는 포스트패드를 포함하는 재배선 패턴;
    상기 포스트패드에 안착되는 도전성 포스트를 포함하는 웨이퍼 레벨 패키지.
  10. 제9항에 있어서,
    상기 도전성 포스트의 측면을 둘러싸도록 상기 반도체 칩에 적층되는 몰딩제를 더 포함하는 웨이퍼 레벨 패키지.
  11. 제9항에 있어서,
    상기 홈은,
    동심을 가지는 복수의 링 형상이며,
    상기 포스트패드에는,
    상기 홈에 상응하여 동심원 형상의 요철이 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  12. 제9항에 있어서,
    상기 도전성 포스트에 접합되는 도전성 범프를 더 포함하는 웨이퍼 레벨 패키지.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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