JPH022606A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH022606A JPH022606A JP63148764A JP14876488A JPH022606A JP H022606 A JPH022606 A JP H022606A JP 63148764 A JP63148764 A JP 63148764A JP 14876488 A JP14876488 A JP 14876488A JP H022606 A JPH022606 A JP H022606A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- circuit patterns
- alignment marks
- alignment
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000010894 electron beam technology Methods 0.000 abstract description 2
- 238000010884 ion-beam technique Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 23
- 230000000694 effects Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にウェーハに
アライメントマークと回路パターンとを形成する方法に
関するものである。
アライメントマークと回路パターンとを形成する方法に
関するものである。
一般に、アライメントマークはウェーハ内全体に均等に
配列されこれらのアライメントマークを用いて各種のパ
ターンを重ね合せて回路パターンの形成を行なっていた
。
配列されこれらのアライメントマークを用いて各種のパ
ターンを重ね合せて回路パターンの形成を行なっていた
。
近年、コストダウンが進むなかでいかにウェーハ内に高
効率で回路パターンを形成し高歩留で製造するかが重要
となってきたが、従来の縮小投影露光機によるアライメ
ントマーク形成方法では、第３図（ａ）に示すような同
一種類のマスク５を用いて、第３図（ｂ）に示すように
、ウェーハ１上にくり返し露光するのでウェーハ１内全
体に均等に転写されてアライメントマーク２が形成され
るこ・とになる。しかしながら、後工程において、これ
らのアライメントマーク２はすべて必要とするものでは
なく、実際にはこれらのアライメントマークの一部のみ
を用いてウェーハとマスクとの目合せを行ないウェーハ
全体を露光している。
効率で回路パターンを形成し高歩留で製造するかが重要
となってきたが、従来の縮小投影露光機によるアライメ
ントマーク形成方法では、第３図（ａ）に示すような同
一種類のマスク５を用いて、第３図（ｂ）に示すように
、ウェーハ１上にくり返し露光するのでウェーハ１内全
体に均等に転写されてアライメントマーク２が形成され
るこ・とになる。しかしながら、後工程において、これ
らのアライメントマーク２はすべて必要とするものでは
なく、実際にはこれらのアライメントマークの一部のみ
を用いてウェーハとマスクとの目合せを行ないウェーハ
全体を露光している。
上述した従来の半導体装置の製造方法は、目合せ用のア
ライメントマークと回路パターンとを同時にウェーハに
転写するようになっているので、多数回のショットでウ
ェーハ全面に露光を行なう場合、後の工程で必ずしも必
要としないアライメントマークも形成されてしまい、ウ
ェーハの利用効率が悪くなってしまうという欠点がある
。
ライメントマークと回路パターンとを同時にウェーハに
転写するようになっているので、多数回のショットでウ
ェーハ全面に露光を行なう場合、後の工程で必ずしも必
要としないアライメントマークも形成されてしまい、ウ
ェーハの利用効率が悪くなってしまうという欠点がある
。
本発明の半導体装置の製造方法は、ウェーハにアライメ
ントマークと回路パターンとを別々に形成するというも
のである。
ントマークと回路パターンとを別々に形成するというも
のである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための工程順に配置したウェーハの平面図である。
るための工程順に配置したウェーハの平面図である。
まず、第１図（ａ）に示すように、ウェーハ１１に図示
しない電子ビーム又はイオンビーム露光機を用いて所定
領域に所定のアライメントマーク１２を形成する。つま
り、露光、現像、エツチングを行うわけである。次に、
第１図（ｂ）に示すように図示しない縮小投影露光機で
、アライメントマーク１２を用いて目合せを行ない露光
する。この時、マスクには、回路パターンのみが挿入さ
れており、アライメントマークは挿入されていないので
露光領域はすべて製品となる回路バターーン１３が形成
される。
しない電子ビーム又はイオンビーム露光機を用いて所定
領域に所定のアライメントマーク１２を形成する。つま
り、露光、現像、エツチングを行うわけである。次に、
第１図（ｂ）に示すように図示しない縮小投影露光機で
、アライメントマーク１２を用いて目合せを行ない露光
する。この時、マスクには、回路パターンのみが挿入さ
れており、アライメントマークは挿入されていないので
露光領域はすべて製品となる回路バターーン１３が形成
される。
ただし、回路パターン１３として図示した領域には、実
際には複数の回路パターンが含まれていてもよい。破線
で囲まれた部分は１ショット露光分である。
際には複数の回路パターンが含まれていてもよい。破線
で囲まれた部分は１ショット露光分である。
不要なアライメントマークがウェーハに形成されること
がないので、−枚のウェーハからより多くのチップを得
ることができる。
がないので、−枚のウェーハからより多くのチップを得
ることができる。
第２図（ａ）は本発明の第２の実施例に使用するマスク
の平面図、第２図（１））は第２の実施例を説明するた
めのウェーハの平面図である９第２図（ａ）に示したも
のは、図示しない縮小投影露光機用のマスク２５であり
、回路パターン領域２４とアライメントマーク領域２５
からなる。第２図（ｂ）に示すように、ウェーハ２１全
体には回路パターン領域４のみを露光し、その後１．ア
ライメントマーク領域５のみが転写されるようにマスク
ブラインド（しやへい領域を変えるじゃへい板）の設定
位置を変更し、所定領域のみに露光するという方法によ
り、アライメントマークがウェーハ内に占める面積を著
しく低減できる。
の平面図、第２図（１））は第２の実施例を説明するた
めのウェーハの平面図である９第２図（ａ）に示したも
のは、図示しない縮小投影露光機用のマスク２５であり
、回路パターン領域２４とアライメントマーク領域２５
からなる。第２図（ｂ）に示すように、ウェーハ２１全
体には回路パターン領域４のみを露光し、その後１．ア
ライメントマーク領域５のみが転写されるようにマスク
ブラインド（しやへい領域を変えるじゃへい板）の設定
位置を変更し、所定領域のみに露光するという方法によ
り、アライメントマークがウェーハ内に占める面積を著
しく低減できる。
以上、説明したように本発明はウェーハへのアラメント
マータの形成を回路パターンとは別に行うことにより、
不要アライメントマーク領域を低減し、高効率に回路パ
ターンを形成でき、ウェーハの利用効率が改善できる効
果がある。
マータの形成を回路パターンとは別に行うことにより、
不要アライメントマーク領域を低減し、高効率に回路パ
ターンを形成でき、ウェーハの利用効率が改善できる効
果がある。
路パターン領域、５，２５・・・マスク、６・・・アラ
イメントマーク（マスク上の）、２６・・・アライメン
トマーク領域。
イメントマーク（マスク上の）、２６・・・アライメン
トマーク領域。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための工程順に配置したウェーハの平面図、第２図（
ａ）、（ｂ）は第２の実施例を説明するためのそれぞれ
マスクの平面図及びウェーハの平面図、第３図（ａ）、
（ｂ）は従来例を説明するためのマスクの平面図及びウ
ェーハの平面図である。 １．１１．２１・・・ウェーハ ２．１２．２２・・・
アライメントマーク〈ウェーハ上の） １３゜２３・・
・回路パターン（ウェーハ上の）、２４・・・回茅 図 盾７ 図 茅″３図
るための工程順に配置したウェーハの平面図、第２図（
ａ）、（ｂ）は第２の実施例を説明するためのそれぞれ
マスクの平面図及びウェーハの平面図、第３図（ａ）、
（ｂ）は従来例を説明するためのマスクの平面図及びウ
ェーハの平面図である。 １．１１．２１・・・ウェーハ ２．１２．２２・・・
アライメントマーク〈ウェーハ上の） １３゜２３・・
・回路パターン（ウェーハ上の）、２４・・・回茅 図 盾７ 図 茅″３図
Claims (1)
- ウェーハにアライメントマークと回路パターンとを別々
に形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148764A JPH022606A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148764A JPH022606A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022606A true JPH022606A (ja) | 1990-01-08 |
Family
ID=15460125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148764A Pending JPH022606A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022606A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278235A1 (en) * | 2001-07-09 | 2003-01-22 | Sanyo Electric Co., Ltd. | Manufacturing method of compound semiconductor device |
| JP2009182362A (ja) * | 2009-05-21 | 2009-08-13 | Casio Comput Co Ltd | 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 |
| US7944064B2 (en) | 2003-05-26 | 2011-05-17 | Casio Computer Co., Ltd. | Semiconductor device having alignment post electrode and method of manufacturing the same |
| JP2012114270A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
-
1988
- 1988-06-15 JP JP63148764A patent/JPH022606A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278235A1 (en) * | 2001-07-09 | 2003-01-22 | Sanyo Electric Co., Ltd. | Manufacturing method of compound semiconductor device |
| US7944064B2 (en) | 2003-05-26 | 2011-05-17 | Casio Computer Co., Ltd. | Semiconductor device having alignment post electrode and method of manufacturing the same |
| JP2009182362A (ja) * | 2009-05-21 | 2009-08-13 | Casio Comput Co Ltd | 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 |
| JP2012114270A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11345866A (ja) | 半導体デバイスおよび位置合せの方法 | |
| JP2001022051A (ja) | レチクル及び半導体装置の製造方法 | |
| US20030209812A1 (en) | Method of aligning a wafer and masks | |
| JPH022606A (ja) | 半導体装置の製造方法 | |
| JPH05343278A (ja) | 半導体装置の製造方法 | |
| US5885756A (en) | Methods of patterning a semiconductor wafer having an active region and a peripheral region, and patterned wafers formed thereby | |
| US7144690B2 (en) | Photolithographic methods of using a single reticle to form overlapping patterns | |
| JP2001203139A5 (ja) | ||
| JPH01251631A (ja) | ウェハ | |
| JP2004086097A (ja) | 半導体装置用フォトマスク及びフォトマスクを用いた半導体装置の製造方法 | |
| JPH01293616A (ja) | 半導体集積回路の製造方法 | |
| JPH0620903A (ja) | 半導体装置の製造方法 | |
| JPH11150054A (ja) | ミックスアンドマッチ露光方法 | |
| JPH0318012A (ja) | 縮小投影露光装置用レチクル | |
| JPS5931852B2 (ja) | フォトレジスト露光用マスク | |
| JP2647835B2 (ja) | ウェハーの露光方法 | |
| JPS62147729A (ja) | 半導体装置の製造方法 | |
| JPH04348343A (ja) | 縮小投影露光装置用レチクル | |
| JPH08222509A (ja) | 基板及びその製造方法 | |
| JPS58176934A (ja) | ウエ−ハアラインメント方法 | |
| JPS62126634A (ja) | 半導体ウエハの位置合せマ−ク | |
| JPS6254921A (ja) | 半導体装置の製造方法 | |
| JP2704946B2 (ja) | レチクル及び半導体装置の製造方法 | |
| JPH03203313A (ja) | 半導体装置の露光方法 | |
| JPS58173831A (ja) | ウエ−ハアラインメント方法 |