JPS58176934A - ウエ−ハアラインメント方法 - Google Patents
ウエ−ハアラインメント方法Info
- Publication number
- JPS58176934A JPS58176934A JP57058282A JP5828282A JPS58176934A JP S58176934 A JPS58176934 A JP S58176934A JP 57058282 A JP57058282 A JP 57058282A JP 5828282 A JP5828282 A JP 5828282A JP S58176934 A JPS58176934 A JP S58176934A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- chip
- error
- wafer
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体製造装置の縮小露光機（以下ステッパー
という）におけるウェーハアラインメン１回に露光でき
るエリア毎にステップの基本動作、すなわち「ステップ
」→「アラインメント」→「霧光」を繰ル返えしていた
。このため、ステッパー紘従来の一括露光方式の装置に
比ベク合せ精度は向上しているが、スループット、すな
わち一定時間内の処理量の点で劣っている。特に、ステ
ッパーの中ても高い合せ精度が得られるオンΦアクシス
・ステップアラインメント方式（０ｎ−ａｘｉ廖ｄ−１
ｓ ｂｙ ｄｉｅ ａｌｉｇｎｍｅｎｔ ｓｙｓｔｅｍ
） ｆｉチップ毎にアラインメントを行うため、アラ
インメント時間が余計かかシ、前記スループットの低下
を招くという欠点がある。
という）におけるウェーハアラインメン１回に露光でき
るエリア毎にステップの基本動作、すなわち「ステップ
」→「アラインメント」→「霧光」を繰ル返えしていた
。このため、ステッパー紘従来の一括露光方式の装置に
比ベク合せ精度は向上しているが、スループット、すな
わち一定時間内の処理量の点で劣っている。特に、ステ
ッパーの中ても高い合せ精度が得られるオンΦアクシス
・ステップアラインメント方式（０ｎ−ａｘｉ廖ｄ−１
ｓ ｂｙ ｄｉｅ ａｌｉｇｎｍｅｎｔ ｓｙｓｔｅｍ
） ｆｉチップ毎にアラインメントを行うため、アラ
インメント時間が余計かかシ、前記スループットの低下
を招くという欠点がある。
本発明は叙上Ｏ点圧着目して成されたもので、ステッパ
ーにおいて、ステップ後の露光中に１次に露光すべきチ
ップ又は複数チップエリアの位置ずれ、すなわちアライ
ンメント誤差を検出し、この誤差分を補正量としてステ
ッピングにフィードバックすることを特徴とし、その目
的はアラインメント時間の短縮であシ、以下本発明の三
実−例について説明する。 ゛ 第１図は本発明の一実施例であって、１１はしチクル、
１２はＩＣパターンエリア％ １３．１４はレチクルア
ラインメントマーク窓、１５．１６はウェーハアライン
メントマーク焼付は用パターンである。。
ーにおいて、ステップ後の露光中に１次に露光すべきチ
ップ又は複数チップエリアの位置ずれ、すなわちアライ
ンメント誤差を検出し、この誤差分を補正量としてステ
ッピングにフィードバックすることを特徴とし、その目
的はアラインメント時間の短縮であシ、以下本発明の三
実−例について説明する。 ゛ 第１図は本発明の一実施例であって、１１はしチクル、
１２はＩＣパターンエリア％ １３．１４はレチクルア
ラインメントマーク窓、１５．１６はウェーハアライン
メントマーク焼付は用パターンである。。
第２図は第１図で示したレチクルを用いて、ウェーハ上
に左方向にパターニングを行つ九場合のチップアレイを
示しｓ２１はスクライブライン。
に左方向にパターニングを行つ九場合のチップアレイを
示しｓ２１はスクライブライン。
２２は前記レチクルアラインメントマーク窓１４を通し
てウェーハ上に認識される位置、２３は前記ウェーハア
ラインメントマーク焼付は用パターン１５をマスクとし
て作られる新しいアラインメントマーク、２４．２５は
右方向にバターニングした場合、それぞれ２２．２３に
相当するものである。
てウェーハ上に認識される位置、２３は前記ウェーハア
ラインメントマーク焼付は用パターン１５をマスクとし
て作られる新しいアラインメントマーク、２４．２５は
右方向にバターニングした場合、それぞれ２２．２３に
相当するものである。
これを用いてアラインメントを行う方法は、まず第２図
において、中央のチップを露光する時に、次に露光すべ
きチップのウェー７１上のアラインメントマーク、すな
わち２２の位置にあって前のホトリソプロセスですでに
作られ九アラインメントマークとレチクル上のアライン
メントマーク（１４すなわちアラインメント誤差を読み
取シ、その誤差分だけ次の露光すべきチップへのステッ
プ距離を補正することを特徴としたものである。なお。
において、中央のチップを露光する時に、次に露光すべ
きチップのウェー７１上のアラインメントマーク、すな
わち２２の位置にあって前のホトリソプロセスですでに
作られ九アラインメントマークとレチクル上のアライン
メントマーク（１４すなわちアラインメント誤差を読み
取シ、その誤差分だけ次の露光すべきチップへのステッ
プ距離を補正することを特徴としたものである。なお。
上述のアラインメント誤差は、ウェーハ上のチップが半
導体製造中の熱処理等でウェー／’に生じた伸縮による
歪が主な原因となって生ずるもので、完全に排除するこ
とは製造技術上、なかなか困難である。
導体製造中の熱処理等でウェー／’に生じた伸縮による
歪が主な原因となって生ずるもので、完全に排除するこ
とは製造技術上、なかなか困難である。
上述の第１の実施例は、アラインメントマークをチップ
内に設けたが、アラインメントマーク座標を適当に選択
することによル、スクライブライン中にも、アラインメ
ン）−ｒ−りを置くことが可能であ〕、これを第２の実
施例としてチップ面積を有効に使うことができる。
内に設けたが、アラインメントマーク座標を適当に選択
することによル、スクライブライン中にも、アラインメ
ン）−ｒ−りを置くことが可能であ〕、これを第２の実
施例としてチップ面積を有効に使うことができる。
また、第３の実施例は、アラインメントマークの位置を
適当に選ぶことによシ該アラインメントヘ マークの位置をウエーノ・上で上下に移動させるもので
、アラインメント時間の短縮と共に上述の落２の実施例
と同様にチップ面積を有効に使うことができる。
適当に選ぶことによシ該アラインメントヘ マークの位置をウエーノ・上で上下に移動させるもので
、アラインメント時間の短縮と共に上述の落２の実施例
と同様にチップ面積を有効に使うことができる。
さらに第４の実施例は、アラインメントにおけるコース
アラインメントとして用いる場合で、ステップ後、ファ
インアラインメントを行う際に。
アラインメントとして用いる場合で、ステップ後、ファ
インアラインメントを行う際に。
同時に次チップのコースアラインメントを行わしめるも
ので、アラインメント精度の向上と共にアラインメント
時間を短縮させ、スループットを向上させる効果が得ら
れる。
ので、アラインメント精度の向上と共にアラインメント
時間を短縮させ、スループットを向上させる効果が得ら
れる。
本発明は以上説明したとおり、ステッパーの露光工程に
おいて次のチップ上にステップした時のアラインメント
誤差を最小にすることによシ、アラインメント精度を向
上させることができると共にアラインメント時−間を短
縮させウェー７１アラインメントのスループットを改善
できるという顕著な効果が得られる。
おいて次のチップ上にステップした時のアラインメント
誤差を最小にすることによシ、アラインメント精度を向
上させることができると共にアラインメント時−間を短
縮させウェー７１アラインメントのスループットを改善
できるという顕著な効果が得られる。
第１図はステッパーで用いられるレチクルを示す構成図
、第２図線第１図のレチクルを使用してウェーハ上に露
光した場合のチップアレイを示す構成図である。 １１・・・レチクル、１２・・・ＩＣパターンエリア、
１３．１４・・・レチクルアラインメントマーク窓、１
５．１６・・・ウェーハアラインメントマーク焼付は用
パターン、２１・・・スクライブライン、２２゜２４・
・・ウェーハ上のエリア、２３．２５・・・アラインメ
ントマーク。
、第２図線第１図のレチクルを使用してウェーハ上に露
光した場合のチップアレイを示す構成図である。 １１・・・レチクル、１２・・・ＩＣパターンエリア、
１３．１４・・・レチクルアラインメントマーク窓、１
５．１６・・・ウェーハアラインメントマーク焼付は用
パターン、２１・・・スクライブライン、２２゜２４・
・・ウェーハ上のエリア、２３．２５・・・アラインメ
ントマーク。
Claims (1)
- 半導体装置のステッパーのオン・アクシス・ステップア
ラインメントにおいて、露光すべきチップのウェーハ上
及び該ウェーハに対向配置されたレチクル上にそれぞれ
アラインメントマークを設け、ひとつのチップの露光中
に次に露光すべき前記チップ上およびレチクル上の両ア
ラインメントマークを重ね合わせること罠よ）当該アラ
インメント誤差を検出し、この誤差分だけ補正されたス
テップ距離をステップせしめたことを特徴とするウェー
ハアラインメント方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058282A JPS58176934A (ja) | 1982-04-09 | 1982-04-09 | ウエ−ハアラインメント方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058282A JPS58176934A (ja) | 1982-04-09 | 1982-04-09 | ウエ−ハアラインメント方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176934A true JPS58176934A (ja) | 1983-10-17 |
Family
ID=13079827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57058282A Pending JPS58176934A (ja) | 1982-04-09 | 1982-04-09 | ウエ−ハアラインメント方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798195A (en) * | 1993-09-24 | 1998-08-25 | Nikon Corporation | Stepping accuracy measuring method |
| WO2004021087A3 (en) * | 2002-08-28 | 2004-10-28 | Inficon Lt Inc | Methods and systems for controlling reticle-induced errors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780724A (en) * | 1980-11-07 | 1982-05-20 | Nippon Kogaku Kk <Nikon> | Positioning device |
| JPS583227A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | チップアライメント方法 |
-
1982
- 1982-04-09 JP JP57058282A patent/JPS58176934A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780724A (en) * | 1980-11-07 | 1982-05-20 | Nippon Kogaku Kk <Nikon> | Positioning device |
| JPS583227A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | チップアライメント方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798195A (en) * | 1993-09-24 | 1998-08-25 | Nikon Corporation | Stepping accuracy measuring method |
| WO2004021087A3 (en) * | 2002-08-28 | 2004-10-28 | Inficon Lt Inc | Methods and systems for controlling reticle-induced errors |
| US6912435B2 (en) | 2002-08-28 | 2005-06-28 | Inficon Lt Inc. | Methods and systems for controlling reticle-induced errors |
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