JPS6258139B2 - - Google Patents
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- Publication number
- JPS6258139B2 JPS6258139B2 JP57177588A JP17758882A JPS6258139B2 JP S6258139 B2 JPS6258139 B2 JP S6258139B2 JP 57177588 A JP57177588 A JP 57177588A JP 17758882 A JP17758882 A JP 17758882A JP S6258139 B2 JPS6258139 B2 JP S6258139B2
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- wafer
- chip
- reticle
- chip area
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 12
- 230000003287 optical effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Control Of Position Or Direction (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
この発明は、Ｖ―LSIの製造に用いるウエハー
ステツパーでダイ―バイ―ダイアライメントを行
う場合に、マスク上に隣接するチツプ上のアライ
メントマークに対応する部分にウインド〔 〕を
開け、あらかじめレジストを露光しておくことに
より、次の隣接するチツプのアライメント時にア
ライメントマークのコントラストを上げて、アラ
イメント精度の向上およびアライメント時間の短
縮を計るようにしたウエハーアライメント方法に
関する。
ステツパーでダイ―バイ―ダイアライメントを行
う場合に、マスク上に隣接するチツプ上のアライ
メントマークに対応する部分にウインド〔 〕を
開け、あらかじめレジストを露光しておくことに
より、次の隣接するチツプのアライメント時にア
ライメントマークのコントラストを上げて、アラ
イメント精度の向上およびアライメント時間の短
縮を計るようにしたウエハーアライメント方法に
関する。
従来のダイ・バイ・ダイ（die by die）方法に
よるウエハーアライメント方法では、複数の回路
のパターンをマスクからウエハに焼き付けるのに
一つ一つ焼き付けるようにしている。すなわち、
第１図に示すようにマスク１を装置にセツトし、
ウエハー２上に配列されたチツプ３の位置にウエ
ハー２を移動させ、マスク１上のアライメントマ
ーク４とウエハー２上のアライメントマークの重
ね合わせ像５を作り、縮小光学系６を通してアラ
イメントを行う。
よるウエハーアライメント方法では、複数の回路
のパターンをマスクからウエハに焼き付けるのに
一つ一つ焼き付けるようにしている。すなわち、
第１図に示すようにマスク１を装置にセツトし、
ウエハー２上に配列されたチツプ３の位置にウエ
ハー２を移動させ、マスク１上のアライメントマ
ーク４とウエハー２上のアライメントマークの重
ね合わせ像５を作り、縮小光学系６を通してアラ
イメントを行う。
この場合、ウエハー２上にはレジストが塗布さ
れているため、この重ね合わせ像を観察する光源
に感光波長を使用すると、レジスト光吸収によつ
てイメージのコントラストが弱く、さらに、アラ
イメント中にコントラストが変化するため、アラ
イメント精度が低下するとともに、アライメント
に時間がかかる等の欠点があつた。
れているため、この重ね合わせ像を観察する光源
に感光波長を使用すると、レジスト光吸収によつ
てイメージのコントラストが弱く、さらに、アラ
イメント中にコントラストが変化するため、アラ
イメント精度が低下するとともに、アライメント
に時間がかかる等の欠点があつた。
この発明は、上記従来の欠点を除去するために
なされたもので、ウエハーアライメント時でのア
ライメントマークのイメージコントラストが高く
なり、アライメント精度の向上およびアライメン
ト時間の短縮が可能となるウエハーアライメント
方法を提供することを目的とする。
なされたもので、ウエハーアライメント時でのア
ライメントマークのイメージコントラストが高く
なり、アライメント精度の向上およびアライメン
ト時間の短縮が可能となるウエハーアライメント
方法を提供することを目的とする。
以下、この発明のウエハーアライメント方法の
実施例を図に基づき説明する。第２図はその一実
施例を説明するための図である。この第２図はＶ
―LSIにおけるホトリソ工程において、ウエハー
ステツパなどで回路パターンの投影光学系を通し
てマスクとウエハーを各チツプごとに直接アライ
メントする場合の例を示すものである。
実施例を図に基づき説明する。第２図はその一実
施例を説明するための図である。この第２図はＶ
―LSIにおけるホトリソ工程において、ウエハー
ステツパなどで回路パターンの投影光学系を通し
てマスクとウエハーを各チツプごとに直接アライ
メントする場合の例を示すものである。
この第２図において、リチクル１１をアライメ
ントした後、ウエハー１２を破線のステツプ経路
１３で示すごとく、ウエハーステツプなど（図示
せず）でウエハー１２をステツプ移動させ、ウエ
ハー１２上のアレイ（アレイの各チツプにアライ
メントマーク２２が形成されている）のチツプ１
４の上で、レチクル１１が対応し、レチクル１１
上のチツプのパターン部（チツプ１４の回路パタ
ーン部）１５またはレチクル１１においてこのパ
ターン部１５とは他の位置に設けたアライメント
マーク１６とウエハー１２のアライメントマーク
１７の重ね合せ像が縮小レンズ１８を通して得ら
れる。
ントした後、ウエハー１２を破線のステツプ経路
１３で示すごとく、ウエハーステツプなど（図示
せず）でウエハー１２をステツプ移動させ、ウエ
ハー１２上のアレイ（アレイの各チツプにアライ
メントマーク２２が形成されている）のチツプ１
４の上で、レチクル１１が対応し、レチクル１１
上のチツプのパターン部（チツプ１４の回路パタ
ーン部）１５またはレチクル１１においてこのパ
ターン部１５とは他の位置に設けたアライメント
マーク１６とウエハー１２のアライメントマーク
１７の重ね合せ像が縮小レンズ１８を通して得ら
れる。
すなわち、パターン部１５、アライメントマー
ク１６および後述するウインド１９を有するレチ
クル１１と縮小レンズ１８とによる回路パターン
の投影光学系を通してウエハー１２の各チツプご
とに直接アライメントする。
ク１６および後述するウインド１９を有するレチ
クル１１と縮小レンズ１８とによる回路パターン
の投影光学系を通してウエハー１２の各チツプご
とに直接アライメントする。
いま、ウエハー１２上のチツプアレイでチツプ
１４で示した位置でアライメントを行い、アライ
メントが完了した時点では、レチクル１１上に設
けたウインド１９はチツプ１４に隣接するチツプ
２０のアライメントマーク領域２１と対応してお
り、アライメント終了後のチツプ１４の回路パタ
ーン露光において隣接するチツプ２０のアライメ
ントマーク領域２１のレジストもウインド１９を
通して同時に露光される。
１４で示した位置でアライメントを行い、アライ
メントが完了した時点では、レチクル１１上に設
けたウインド１９はチツプ１４に隣接するチツプ
２０のアライメントマーク領域２１と対応してお
り、アライメント終了後のチツプ１４の回路パタ
ーン露光において隣接するチツプ２０のアライメ
ントマーク領域２１のレジストもウインド１９を
通して同時に露光される。
この方法によりあらかじめアライメントマーク
部を露光しておくと、ウエハーアライメント時で
のアライメントマークのイメージコントラストが
高くなり、アライメント精度の向上、アライメン
ト時間の短縮がなされるなどの利点がある。
部を露光しておくと、ウエハーアライメント時で
のアライメントマークのイメージコントラストが
高くなり、アライメント精度の向上、アライメン
ト時間の短縮がなされるなどの利点がある。
以上のように、この発明のウエハーアライメン
ト方法によれば、Ｖ―LSIにおけるホトリソ工程
において、回路パターンの投影光学系を通してレ
チクルのパターン部またはアライメントマークと
ウエハーの各チツプのアライメントマークとをマ
ーク合わせを行うためにウエハーを各チツプごと
にステツプさせ、このマーク合わせを行うことに
よつてアライメントの完了時点でウエハーのマー
ク合わせを行つたチツプに隣接するチツプをレチ
クルのウインドと対応させ、アライメントの終了
後に上記マスク合わせを行つたチツプの回路パタ
ーンの露光時に隣接するチツプ上のレジストをウ
インドを通して同時に露光するようにしたので、
次の隣接するチツプのアライメント時にアライメ
ントマークの形状が極めてクリヤにすることがで
きる。これにともない、アライメント精度が向上
するとともに、アライメント時間の短縮が可能と
なるものである。
ト方法によれば、Ｖ―LSIにおけるホトリソ工程
において、回路パターンの投影光学系を通してレ
チクルのパターン部またはアライメントマークと
ウエハーの各チツプのアライメントマークとをマ
ーク合わせを行うためにウエハーを各チツプごと
にステツプさせ、このマーク合わせを行うことに
よつてアライメントの完了時点でウエハーのマー
ク合わせを行つたチツプに隣接するチツプをレチ
クルのウインドと対応させ、アライメントの終了
後に上記マスク合わせを行つたチツプの回路パタ
ーンの露光時に隣接するチツプ上のレジストをウ
インドを通して同時に露光するようにしたので、
次の隣接するチツプのアライメント時にアライメ
ントマークの形状が極めてクリヤにすることがで
きる。これにともない、アライメント精度が向上
するとともに、アライメント時間の短縮が可能と
なるものである。
第１図は従来のウエハーアライメント方法を説
明するための図、第２図はこの発明のウエハーア
ライメント方法の一実施例を説明するための図で
ある。 １１……レチクル、１２……ウエハー、１３…
…ステツプ経路、１４……チツプ、１５……チツ
プのパターン部、１６，２２……アライメントマ
ーク、１７……アライメントマークの重ね合わ
せ、１８……縮小レンズ、１９……ウインド、２
０……隣接チツプ。
明するための図、第２図はこの発明のウエハーア
ライメント方法の一実施例を説明するための図で
ある。 １１……レチクル、１２……ウエハー、１３…
…ステツプ経路、１４……チツプ、１５……チツ
プのパターン部、１６，２２……アライメントマ
ーク、１７……アライメントマークの重ね合わ
せ、１８……縮小レンズ、１９……ウインド、２
０……隣接チツプ。
Claims (1)
- １ レチクル上のアライメントマークとウエハー
上の各チツプ領域のアライメントマークとを重ね
合わせて１チツプ領域ずつアライメントをとりな
がらレチクル上の回路パターンをウエハー上の各
１チツプ領域に順次露光するようにしたウエハー
アライメント方法において、前記レチクル上に前
記回路パターン部に隣接して透明なウインドを設
け、前記ウエハーの１チツプ領域に対する回路パ
ターンの露光時に、該露光される１チツプ領域と
隣接するウエハー上の他の１チツプ領域のアライ
メントマーク領域を前記ウインドを通して同時に
露光することを特徴とするウエハーアライメント
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177588A JPS5967631A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメント方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177588A JPS5967631A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメント方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967631A JPS5967631A (ja) | 1984-04-17 |
| JPS6258139B2 true JPS6258139B2 (ja) | 1987-12-04 |
Family
ID=16033608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177588A Granted JPS5967631A (ja) | 1982-10-12 | 1982-10-12 | ウエハ−アライメント方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967631A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60108914A (ja) * | 1983-11-17 | 1985-06-14 | Nec Corp | ペレット位置検出方法およびその装置 |
| WO2005087643A1 (ja) | 2004-03-15 | 2005-09-22 | Mitsubishi Denki Kabushiki Kaisha | エレベータの制動装置 |
| JP2006336745A (ja) * | 2005-06-01 | 2006-12-14 | Shinko Electric Co Ltd | 電磁クラッチ／ブレーキ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179582A (en) * | 1975-01-07 | 1976-07-10 | Canon Kk | Araimentoyokii pataanhogohoho |
| JPS58159327A (ja) * | 1982-03-18 | 1983-09-21 | Oki Electric Ind Co Ltd | ウエ−ハアラインメントマ−クの保存方法 |
-
1982
- 1982-10-12 JP JP57177588A patent/JPS5967631A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179582A (en) * | 1975-01-07 | 1976-07-10 | Canon Kk | Araimentoyokii pataanhogohoho |
| JPS58159327A (ja) * | 1982-03-18 | 1983-09-21 | Oki Electric Ind Co Ltd | ウエ−ハアラインメントマ−クの保存方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5967631A (ja) | 1984-04-17 |
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