JPH03180017A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03180017A JPH03180017A JP1319133A JP31913389A JPH03180017A JP H03180017 A JPH03180017 A JP H03180017A JP 1319133 A JP1319133 A JP 1319133A JP 31913389 A JP31913389 A JP 31913389A JP H03180017 A JPH03180017 A JP H03180017A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000003287 optical effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 30
- 230000010354 integration Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
複数のパターンをレジスト膜に複数回露光し、これらの
複数のパターンからなる半導体チップを形成するウェー
ハインテグレーション方法の改良に関し、 第１のレチクルのアライメントマークの潜像を基準とし
て第２のレチクルの露光を行い、現像は一度の処理によ
り行うことが可能となる半導体装置の製造方法の提供を
目的とし、 半導体装置製造のフォト工程において、複数のパターン
をレジスト膜に複数回露光し、これらの複数のパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法において、第１のレチクルの第１のパターン
及びアライメントマークをレジスト膜に露光し、該レジ
スト膜に前記第１のパターンの潜像である第１のパター
ン及び前記アライメントマークの潜像を形成する工程と
、前記レジスト膜に形成された前記アライメントマーク
の潜像と前記レジスト膜の他の領域との光学的特性の相
違を識別する方法を用いて前記潜像を識別し、該潜像と
第２のレチクルのアライメントマークとを位置合わせし
て前記第２のレチクルを前記レジスト膜に露光して第２
のパターンを形成する工程とを含むよう構成する。
複数のパターンからなる半導体チップを形成するウェー
ハインテグレーション方法の改良に関し、 第１のレチクルのアライメントマークの潜像を基準とし
て第２のレチクルの露光を行い、現像は一度の処理によ
り行うことが可能となる半導体装置の製造方法の提供を
目的とし、 半導体装置製造のフォト工程において、複数のパターン
をレジスト膜に複数回露光し、これらの複数のパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法において、第１のレチクルの第１のパターン
及びアライメントマークをレジスト膜に露光し、該レジ
スト膜に前記第１のパターンの潜像である第１のパター
ン及び前記アライメントマークの潜像を形成する工程と
、前記レジスト膜に形成された前記アライメントマーク
の潜像と前記レジスト膜の他の領域との光学的特性の相
違を識別する方法を用いて前記潜像を識別し、該潜像と
第２のレチクルのアライメントマークとを位置合わせし
て前記第２のレチクルを前記レジスト膜に露光して第２
のパターンを形成する工程とを含むよう構成する。
本発明は、半導体装置の製造方法に係り、特に複数のパ
ターンをレジスト膜に複数回露光し、これらの複数のパ
ターンからなる半導体チップを形成するウェーハインテ
グレーション方法の改良に関するものである。
ターンをレジスト膜に複数回露光し、これらの複数のパ
ターンからなる半導体チップを形成するウェーハインテ
グレーション方法の改良に関するものである。
近年、半導体装置に対する多様化した要求に応えるため
、半導体ウェーハ上において複数のパターンを接続して
形成し、これらの複数のパターンからなる半導体チップ
を形成するウェーハインテグレーションと称する方法が
採用されているが、この方法においてはこれらの複数の
パターンの配置精度を高くすることが必要である。
、半導体ウェーハ上において複数のパターンを接続して
形成し、これらの複数のパターンからなる半導体チップ
を形成するウェーハインテグレーションと称する方法が
採用されているが、この方法においてはこれらの複数の
パターンの配置精度を高くすることが必要である。
以上のような状況から、半導体ウェーハ上に形成する半
導体チップを形成する複数のパターンを、高精度で配置
することが可能な半導体装置の製造方法が要望されてい
る。
導体チップを形成する複数のパターンを、高精度で配置
することが可能な半導体装置の製造方法が要望されてい
る。
従来の二つのパターンからなる半導体チップを形成する
ウェーハインテグレーション方法を第２図〜第３図によ
り説明する。
ウェーハインテグレーション方法を第２図〜第３図によ
り説明する。
第２図に示すように、レチクル１を用いて半導体ウェー
ハ３の表面に形成したレジスト膜４を露光すると、図に
おいて点線にて図示するようにレジスト膜４にアライメ
ントマーク１ｂの潜像４ｂが形成される。
ハ３の表面に形成したレジスト膜４を露光すると、図に
おいて点線にて図示するようにレジスト膜４にアライメ
ントマーク１ｂの潜像４ｂが形成される。
ウェーハインテグレーションの一方法は、レジスト膜４
を形成した半導体ウェーハ３を図示しない露光装置のＸ
Ｙステージの上に載置し、まずこの半導体ウェーハ３の
表面に形成されているレジスト膜４に、図示しない基準
点を基準にして第３図に示すような第１のレチクル１を
用いて露光し、つぎにＸＹステージにより半導体ウェー
ハ３を移動して同じ基準点を基準にして引き続き第４図
に示すような第２のレチクル２を用いて露光し、その後
この第１のレチクルｌと第２のレチクル２により露光さ
れたレジスト膜４を同時に現像するめくら打ちと称する
方法である。
を形成した半導体ウェーハ３を図示しない露光装置のＸ
Ｙステージの上に載置し、まずこの半導体ウェーハ３の
表面に形成されているレジスト膜４に、図示しない基準
点を基準にして第３図に示すような第１のレチクル１を
用いて露光し、つぎにＸＹステージにより半導体ウェー
ハ３を移動して同じ基準点を基準にして引き続き第４図
に示すような第２のレチクル２を用いて露光し、その後
この第１のレチクルｌと第２のレチクル２により露光さ
れたレジスト膜４を同時に現像するめくら打ちと称する
方法である。
ウェーハインテグレーションの他の方法は、まず半導体
ウェーハ３の表面に形成したレジスト膜４に第３図に示
すような第１のレチクルｌを用いて露光し、つぎにこの
レジスト膜４を現像してアライメントマークを形成する
。その後この半導体ウェーハ３にレチクル２の露光に用
いるレジスト膜を形成し、この第１のパターンのアライ
メントマークに第４図に示すような第２のレチクルのア
ライメントマーク２ｂを位置合わせしてこのレジスト膜
に第２のパターン２ａを露光し、この第２のレチクルを
露光したレジスト膜の現像を行う。
ウェーハ３の表面に形成したレジスト膜４に第３図に示
すような第１のレチクルｌを用いて露光し、つぎにこの
レジスト膜４を現像してアライメントマークを形成する
。その後この半導体ウェーハ３にレチクル２の露光に用
いるレジスト膜を形成し、この第１のパターンのアライ
メントマークに第４図に示すような第２のレチクルのア
ライメントマーク２ｂを位置合わせしてこのレジスト膜
に第２のパターン２ａを露光し、この第２のレチクルを
露光したレジスト膜の現像を行う。
以上説明した従来の半導体装置の製造方法の一方法にお
いては、アライメントマークを用いることなく基準点を
基準にして第１のパターンと第２のパターンとを別々に
露光し、これらのパターンの現像を一度に行うので、第
１のパターンと第２のパターンとの配置精度は半導体ウ
ェーハを載置した露光装置のＸＹステージの精度にのみ
依存するという問題点があり、他の方法においてはパタ
ーンの数だけの露光、現像工程を繰り返して行うことが
必要になり、著しく手番が長くなりスループットが減少
するという問題点があった。
いては、アライメントマークを用いることなく基準点を
基準にして第１のパターンと第２のパターンとを別々に
露光し、これらのパターンの現像を一度に行うので、第
１のパターンと第２のパターンとの配置精度は半導体ウ
ェーハを載置した露光装置のＸＹステージの精度にのみ
依存するという問題点があり、他の方法においてはパタ
ーンの数だけの露光、現像工程を繰り返して行うことが
必要になり、著しく手番が長くなりスループットが減少
するという問題点があった。
本発明は以上のような状況から、第１のレチクルのアラ
イメントマークの潜像を基準として第２のレチクルの露
光を行い、現像は一度の処理により行うことが可能とな
る半導体装置の製造方法の提供を目的としたものである
。
イメントマークの潜像を基準として第２のレチクルの露
光を行い、現像は一度の処理により行うことが可能とな
る半導体装置の製造方法の提供を目的としたものである
。
１課題を解決するための手段〕
本発明の半導体装置の製造方法は、
半導体装置製造のフォト工程において、複数のパターン
をレジスト膜に複数回露光し、これらの複数のパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法において、第１のレチクルの第１のパターン
及びアライメントマークをレジスト膜に露光し、このレ
ジスト膜にこの第１のパターンの潜像である第１のパタ
ーン及びこのアライメントマークの潜像を形成する工程
と、このレジスト膜に形成されたこのアライメントマー
クの潜像とこのレジスト膜の他の領域との光学的特性の
相違を識別する方法を用いてこの潜像を識別し、この潜
像と第２のレチクルのアライメントマークとを位置合わ
せしてこの第２のレチクルを前記レジスト膜に露光して
第２のパターンを形成する工程とを含むよう構成する。
をレジスト膜に複数回露光し、これらの複数のパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法において、第１のレチクルの第１のパターン
及びアライメントマークをレジスト膜に露光し、このレ
ジスト膜にこの第１のパターンの潜像である第１のパタ
ーン及びこのアライメントマークの潜像を形成する工程
と、このレジスト膜に形成されたこのアライメントマー
クの潜像とこのレジスト膜の他の領域との光学的特性の
相違を識別する方法を用いてこの潜像を識別し、この潜
像と第２のレチクルのアライメントマークとを位置合わ
せしてこの第２のレチクルを前記レジスト膜に露光して
第２のパターンを形成する工程とを含むよう構成する。
〔作用）
即ち本発明においては、第１のパターンの露光により形
成されたレジスト膜の潜像と未露光のレジスト膜との光
学的特性の相違により潜像を識別し、このレジスト膜に
形成されたアライメントマークの潜像を基準として第２
のパターンの露光を行うので、第１のパターンと第２の
パターンとを高精度で配置することが可能であり、露光
の都度現像を行わず、連続してパターンの露光を行い、
パターンの現像は一度の処理により行うことが可能とな
るので手番を著しく短縮することが可能となる。
成されたレジスト膜の潜像と未露光のレジスト膜との光
学的特性の相違により潜像を識別し、このレジスト膜に
形成されたアライメントマークの潜像を基準として第２
のパターンの露光を行うので、第１のパターンと第２の
パターンとを高精度で配置することが可能であり、露光
の都度現像を行わず、連続してパターンの露光を行い、
パターンの現像は一度の処理により行うことが可能とな
るので手番を著しく短縮することが可能となる。
以下第１図〜第４図により本発明による二つのパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法を詳細に説明する。
からなる半導体チップを形成するウェーハインテグレー
ション方法を詳細に説明する。
第１図に示す本発明による一実施例のウェーハインテグ
レーション方法においては、まず第２図に示すように半
導体ウェーハ３の表面に形成されているレジスト膜４に
、第１のパターン１ａとアライメントマーク１ｂとから
なる第３図に示すような第１のレチクルｌを用いて露光
する。
レーション方法においては、まず第２図に示すように半
導体ウェーハ３の表面に形成されているレジスト膜４に
、第１のパターン１ａとアライメントマーク１ｂとから
なる第３図に示すような第１のレチクルｌを用いて露光
する。
第２図に示すようにレチクルｌを用いて半導体ウェーハ
３の表面に形成したレジスト膜４を露光すると、レジス
ト膜４に図において点線にて図示するようなアライメン
トマーク１ｂの潜像４ｂが形成される。
３の表面に形成したレジスト膜４を露光すると、レジス
ト膜４に図において点線にて図示するようなアライメン
トマーク１ｂの潜像４ｂが形成される。
つぎに第１のレチクルｌの露光により形成されたレジス
ト膜４の潜像４ｂと未露光のレジスト膜４との光学的特
性の相違によりこの潜像４ｂを識別し、このレジスト膜
４に形成されたアライメントマークの潜像４ｂに第２の
レチクル２のアライメントマーク２ｂを位置合わせして
第２のレチクルの露光を行う。
ト膜４の潜像４ｂと未露光のレジスト膜４との光学的特
性の相違によりこの潜像４ｂを識別し、このレジスト膜
４に形成されたアライメントマークの潜像４ｂに第２の
レチクル２のアライメントマーク２ｂを位置合わせして
第２のレチクルの露光を行う。
最後に第１のレチクルと第２のレチクルによりレジスト
膜４に形成されたすべての潜像の現像を同時に行う。
膜４に形成されたすべての潜像の現像を同時に行う。
このように第１のレチクル１の露光によりレジスト膜４
に形成したアライメントマーク１ｂの潜像４ｂを基準と
して第２のパターン２の露光を行うことができるので、
第１のパターン４ａに対して第２のパターン４Ｃを高精
度で配置することが可能となり、第１のレチクルと第２
のレチクルによりレジスト膜４に形成されたすべての潜
像の現像を同時に行うことができるので、著しく手番を
短縮することが可能となる。
に形成したアライメントマーク１ｂの潜像４ｂを基準と
して第２のパターン２の露光を行うことができるので、
第１のパターン４ａに対して第２のパターン４Ｃを高精
度で配置することが可能となり、第１のレチクルと第２
のレチクルによりレジスト膜４に形成されたすべての潜
像の現像を同時に行うことができるので、著しく手番を
短縮することが可能となる。
なお、本実施例では二つのパターンからなる半導体チッ
プの場合について説明したが、本発明のウェーハインテ
グレーション方法は、多数のパターンからなる一枚のウ
ェーハに一個の半導体チップを形成するウェーハスケー
ルのＩＣ等の大キな面積のデバイスの製造工程に応用す
ることも可能である。
プの場合について説明したが、本発明のウェーハインテ
グレーション方法は、多数のパターンからなる一枚のウ
ェーハに一個の半導体チップを形成するウェーハスケー
ルのＩＣ等の大キな面積のデバイスの製造工程に応用す
ることも可能である。
以上の説明から明らかなように本発明によれば、レジス
ト膜に形成された潜像と未露光のレジスト膜との光学的
特性の相違を認識し、この潜像を基準にして複数のパタ
ーンを高精度で配置することが可能となり、複数のパタ
ーンを同時に現像することが可能となる等の利点があり
、著しい経済的及び、信頼性向上の効果が期待できる半
導体装置の製造方法の提供が可能となる。
ト膜に形成された潜像と未露光のレジスト膜との光学的
特性の相違を認識し、この潜像を基準にして複数のパタ
ーンを高精度で配置することが可能となり、複数のパタ
ーンを同時に現像することが可能となる等の利点があり
、著しい経済的及び、信頼性向上の効果が期待できる半
導体装置の製造方法の提供が可能となる。
第１図は本発明による一実施例を工程順に示す平面図、
第２図はアライメントマークの潜像がレジスト膜に形成
された状態を示す斜視図、 第３図は第１のレチクルを示す図、 第４図は第２のレチクルを示す図、 である。 図において、 １は第１のレチクル、１ａは第１のパターン、１ｂはア
ライメントマーク、 ２は第２のレチクル、２ａニ第２のパターン、２ｂはア
ライメントマーク、 ３は半導体ウェーハ、４はレジスト膜、４ａは第１のパ
ターン、４ｂは潜像、 ４ｃは第２のパターン、 を示す。 ａｔ 第１のレチクルにより露光したレジスト膜を示す図（′
ｂ） 第２のレチクルにより露光したレジスト膜を示す図本発
明による一実施例を工程頃に示す平面図第 図 第 図 第１のレチクルを示す図 第 図 第２のレチクルを示す図 第 図
された状態を示す斜視図、 第３図は第１のレチクルを示す図、 第４図は第２のレチクルを示す図、 である。 図において、 １は第１のレチクル、１ａは第１のパターン、１ｂはア
ライメントマーク、 ２は第２のレチクル、２ａニ第２のパターン、２ｂはア
ライメントマーク、 ３は半導体ウェーハ、４はレジスト膜、４ａは第１のパ
ターン、４ｂは潜像、 ４ｃは第２のパターン、 を示す。 ａｔ 第１のレチクルにより露光したレジスト膜を示す図（′
ｂ） 第２のレチクルにより露光したレジスト膜を示す図本発
明による一実施例を工程頃に示す平面図第 図 第 図 第１のレチクルを示す図 第 図 第２のレチクルを示す図 第 図
Claims (1)
- 【特許請求の範囲】 半導体装置製造のフォト工程において、複数のパターン
をレジスト膜に複数回露光し、これらの複数のパターン
からなる半導体チップを形成するウェーハインテグレー
ション方法において、第１のレチクル（１）の第１のパ
ターン（１ａ）及びアライメントマーク（１ｂ）をレジ
スト膜（４）に露光し、該レジスト膜（４）に前記第１
のパターン（１ａ）の潜像である第１のパターン（４ａ
）及び前記アライメントマーク（１ｂ）の潜像（４ｂ）
を形成する工程と、前記レジスト膜（４）に形成された
前記アライメントマーク（１ｂ）の潜像（４ｂ）と前記
レジスト膜（４）の他の領域との光学的特性の相違を識
別する方法を用いて前記潜像（４ｂ）を識別し、該潜像
（４ｂ）と第２のレチクル（２）のアライメントマーク
（２ｂ）とを位置合わせして前記第２のレチクル（２）
を前記レジスト膜（４）に露光して第２のパターン（４
ｃ）を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319133A JPH03180017A (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319133A JPH03180017A (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180017A true JPH03180017A (ja) | 1991-08-06 |
Family
ID=18106824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319133A Pending JPH03180017A (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312069A (ja) * | 2000-04-28 | 2001-11-09 | Canon Inc | 液晶パネル用走査型露光装置および走査型露光方法 |
| US10908494B2 (en) * | 2017-05-31 | 2021-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photomask and manufacturing method thereof |
-
1989
- 1989-12-08 JP JP1319133A patent/JPH03180017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001312069A (ja) * | 2000-04-28 | 2001-11-09 | Canon Inc | 液晶パネル用走査型露光装置および走査型露光方法 |
| US10908494B2 (en) * | 2017-05-31 | 2021-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photomask and manufacturing method thereof |
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