JPH0743881A - フォトマスクの構造と半導体装置の製造方法 - Google Patents
フォトマスクの構造と半導体装置の製造方法Info
- Publication number
- JPH0743881A JPH0743881A JP18644193A JP18644193A JPH0743881A JP H0743881 A JPH0743881 A JP H0743881A JP 18644193 A JP18644193 A JP 18644193A JP 18644193 A JP18644193 A JP 18644193A JP H0743881 A JPH0743881 A JP H0743881A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- chips
- photomask
- manufacturing
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】半導体装置などの製造に使用されるフォトマス
クの構造および半導体装置の製造方法に関する。エッチ
ング工程における装置または処理条件に依存して、エッ
チングスピードがウエハー中央部とウエハー外周部で不
均一となることを防止する。エッチング工程終了後の素
子寸法を均一にするため、エッチング時のウエハー面内
の素子寸法均一性を向上させる。 【構成】マスク上でエッチング速度が速いチップにマイ
ナス方向のリサイズを、エッチング速度が遅いチップに
プラス方向のリサイズをそれぞれかけ、そのマスクを使
用してフォト、エッチングを行う。 【効果】エッチング時に面内においてエッチングスピー
ドの差がある場合にも、エッチング終了時の素子寸法を
均一にすることが可能である。
クの構造および半導体装置の製造方法に関する。エッチ
ング工程における装置または処理条件に依存して、エッ
チングスピードがウエハー中央部とウエハー外周部で不
均一となることを防止する。エッチング工程終了後の素
子寸法を均一にするため、エッチング時のウエハー面内
の素子寸法均一性を向上させる。 【構成】マスク上でエッチング速度が速いチップにマイ
ナス方向のリサイズを、エッチング速度が遅いチップに
プラス方向のリサイズをそれぞれかけ、そのマスクを使
用してフォト、エッチングを行う。 【効果】エッチング時に面内においてエッチングスピー
ドの差がある場合にも、エッチング終了時の素子寸法を
均一にすることが可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置などの製造に
使用されるフォトマスクの構造および半導体装置の製造
方法に関する。
使用されるフォトマスクの構造および半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来のフォトマスクの構造を図６（ａ）
に示す。図６（ａ）において、Ａ−Ａ’上の素子パター
ンの寸法は、図６（ｂ）に示すように、同じ寸法になっ
ている。
に示す。図６（ａ）において、Ａ−Ａ’上の素子パター
ンの寸法は、図６（ｂ）に示すように、同じ寸法になっ
ている。
【０００３】図６（ａ）に示されるフォトマスクを使用
してフォト工程を行った場合には、図７（ａ）及び
（ｂ）のように当然素子寸法もそのまま均一に露光され
る。この状態でエッチング工程が行なわれると図８
（ａ）のように素子が形成され、結果としてＡ−Ａ’上
の素子寸法は図８（ｂ）のようになる。
してフォト工程を行った場合には、図７（ａ）及び
（ｂ）のように当然素子寸法もそのまま均一に露光され
る。この状態でエッチング工程が行なわれると図８
（ａ）のように素子が形成され、結果としてＡ−Ａ’上
の素子寸法は図８（ｂ）のようになる。
【０００４】また図９（ａ）に示される様な、縮小光学
系を用いてステップアンドリピートによって露光を行う
際に使用するレチクルについても、図９（ｂ）のように
素子寸法が同一であれば、上記の様なフォトマスクの場
合と同じ様な結果となる。
系を用いてステップアンドリピートによって露光を行う
際に使用するレチクルについても、図９（ｂ）のように
素子寸法が同一であれば、上記の様なフォトマスクの場
合と同じ様な結果となる。
【０００５】
【発明が解決しようとする課題】このように、エッチン
グ工程では、装置または処理条件に依存して、エッチン
グスピードがウエハー中央部とウエハー外周部で均一に
ならず、その結果、素子寸法が均一でなくなってしまう
という問題があった。
グ工程では、装置または処理条件に依存して、エッチン
グスピードがウエハー中央部とウエハー外周部で均一に
ならず、その結果、素子寸法が均一でなくなってしまう
という問題があった。
【０００６】そこで本発明は、エッチング工程終了後の
素子寸法を均一にすることを目的とする
素子寸法を均一にすることを目的とする
【０００７】
１）上記の課題を解決するため本発明のフォトマスクの
構造は、半導体の製造時におけるエッチング工程の面内
ばらつきを補正するために、２種類またはそれ以上の素
子寸法をもったチップが混在することを特徴とする。
構造は、半導体の製造時におけるエッチング工程の面内
ばらつきを補正するために、２種類またはそれ以上の素
子寸法をもったチップが混在することを特徴とする。
【０００８】２）上記の課題を解決するため本発明のフ
ォトマスクの構造は、縮小光学系を用いてステップアン
ドリピートによって露光を行う際に使用するレチクルに
ついて、半導体の製造時におけるエッチング工程の面内
ばらつきを補正するために、２種類またはそれ以上の素
子寸法をもったチップが混在することを特徴とする。
ォトマスクの構造は、縮小光学系を用いてステップアン
ドリピートによって露光を行う際に使用するレチクルに
ついて、半導体の製造時におけるエッチング工程の面内
ばらつきを補正するために、２種類またはそれ以上の素
子寸法をもったチップが混在することを特徴とする。
【０００９】３）上記の課題を解決するため本発明の半
導体装置の製造方法は、エッチング工程での装置または
処理条件に依存するウエハー面内の素子寸法のバラツキ
を補正するため、フォト工程において、２種類またはそ
れ以上の素子寸法をもったチップが混在するマスクを使
用することを特徴とする。
導体装置の製造方法は、エッチング工程での装置または
処理条件に依存するウエハー面内の素子寸法のバラツキ
を補正するため、フォト工程において、２種類またはそ
れ以上の素子寸法をもったチップが混在するマスクを使
用することを特徴とする。
【００１０】４）上記の課題を解決するため本発明の半
導体装置の製造方法は、エッチング工程での装置または
処理条件に依存するウエハー面内の素子寸法のバラツキ
を補正するため、フォト工程において、２種類またはそ
れ以上の素子寸法をもったチップが混在するレチクルを
使用することを特徴とする。
導体装置の製造方法は、エッチング工程での装置または
処理条件に依存するウエハー面内の素子寸法のバラツキ
を補正するため、フォト工程において、２種類またはそ
れ以上の素子寸法をもったチップが混在するレチクルを
使用することを特徴とする。
【００１１】
【実施例】図１、図２および図３に、エッチング工程に
おいてウエハーの中心部がウエハーの外周部よりエッチ
ングスピードが早い場合についての本発明の実施例を載
せる。
おいてウエハーの中心部がウエハーの外周部よりエッチ
ングスピードが早い場合についての本発明の実施例を載
せる。
【００１２】エッチング工程で面内にエッチングスピー
ドの差がある場合に、その差が例えばｘパーセントある
場合、マスク上でチップのパターンに、エッチングスピ
ードが早いチップに−（ｘ／２）パーセントのリサイズ
を、エッチングスピードが遅いチップに＋（ｘ／２）パ
ーセントのリサイズをそれぞれかけておく。
ドの差がある場合に、その差が例えばｘパーセントある
場合、マスク上でチップのパターンに、エッチングスピ
ードが早いチップに−（ｘ／２）パーセントのリサイズ
を、エッチングスピードが遅いチップに＋（ｘ／２）パ
ーセントのリサイズをそれぞれかけておく。
【００１３】本実施例の場合には、エッチング工程でウ
エハーの中心部と外周部にエッチングスピードの差が１
０パーセントある場合を仮定し、マスクの中心部に−
０．５パーセントのリサイズを、マスクの外周部に＋
０．５パーセントのリサイズをかける。その結果は図１
（ａ）の様になり、図１（ａ）のＡ−Ａ’上のチップの
素子寸法は図１（ｂ）のようになる。このマスクを使用
してフォト工程を行い、露光、現像したものが図２
（ａ）である。当然この結果形成されるＡ−Ａ’上のチ
ップのレジストの素子パターン寸法は図２（ｂ）の様な
結果となり、図１（ｂ）と同様となる。次にこのウエハ
ーをエッチングした場合、素子パターンは図３（ａ）の
様になる。ここでは、エッチングスピードの差によっ
て、寸法が細い部分が早く、太い部分が遅くエッチング
されるので、互いに寸法差が相殺され、結果的にＡ−
Ａ’のチップの素子寸法は図３（ｂ）の様になり、素子
寸法は均一になる。
エハーの中心部と外周部にエッチングスピードの差が１
０パーセントある場合を仮定し、マスクの中心部に−
０．５パーセントのリサイズを、マスクの外周部に＋
０．５パーセントのリサイズをかける。その結果は図１
（ａ）の様になり、図１（ａ）のＡ−Ａ’上のチップの
素子寸法は図１（ｂ）のようになる。このマスクを使用
してフォト工程を行い、露光、現像したものが図２
（ａ）である。当然この結果形成されるＡ−Ａ’上のチ
ップのレジストの素子パターン寸法は図２（ｂ）の様な
結果となり、図１（ｂ）と同様となる。次にこのウエハ
ーをエッチングした場合、素子パターンは図３（ａ）の
様になる。ここでは、エッチングスピードの差によっ
て、寸法が細い部分が早く、太い部分が遅くエッチング
されるので、互いに寸法差が相殺され、結果的にＡ−
Ａ’のチップの素子寸法は図３（ｂ）の様になり、素子
寸法は均一になる。
【００１４】これをウエハーの断面方向でみると、図４
の様になる。図４（ａ）及び（ｂ）は何れもフォト工程
後のウエハーのレジスト形状であり、（ａ）はウエハー
中心部、（ｂ）はウエハー外周部である。ここでレジス
ト寸法は、ｌ1＜ｌ2となっている（その差は１０パーセ
ント）。これをエッチング工程後でみると、図４（ｃ）
及び（ｄ）の様になる。今エッチングスピードは、ウエ
ハー中心部の方が、ウエハー外周部より１０パーセント
早いので、先ほどのフォト工程時の寸法差は相殺され、
Ｌ1≒Ｌ2となる。
の様になる。図４（ａ）及び（ｂ）は何れもフォト工程
後のウエハーのレジスト形状であり、（ａ）はウエハー
中心部、（ｂ）はウエハー外周部である。ここでレジス
ト寸法は、ｌ1＜ｌ2となっている（その差は１０パーセ
ント）。これをエッチング工程後でみると、図４（ｃ）
及び（ｄ）の様になる。今エッチングスピードは、ウエ
ハー中心部の方が、ウエハー外周部より１０パーセント
早いので、先ほどのフォト工程時の寸法差は相殺され、
Ｌ1≒Ｌ2となる。
【００１５】また、縮小光学系を用いてステップアンド
リピートによって露光を行う際に使用するレチクルを使
用してフォト工程を行った場合についても同様に説明す
る。
リピートによって露光を行う際に使用するレチクルを使
用してフォト工程を行った場合についても同様に説明す
る。
【００１６】エッチング工程で面内にエッチングスピー
ドの差がある場合に、その差が例えばｘパーセントある
場合、レチクル上で幾つかのチップのパターンに、−
（ｘ／２）パーセントのリサイズを、残りのチップに＋
（ｘ／２）パーセントのリサイズをそれぞれかけてお
く。
ドの差がある場合に、その差が例えばｘパーセントある
場合、レチクル上で幾つかのチップのパターンに、−
（ｘ／２）パーセントのリサイズを、残りのチップに＋
（ｘ／２）パーセントのリサイズをそれぞれかけてお
く。
【００１７】本実施例の場合には、エッチング工程でウ
エハーの中心部と外周部にエッチングスピードの差が１
０パーセントある場合を仮定し、２チップレチクルにお
いて片方のチップに−０．５パーセントのリサイズを、
もう一方のチップに＋０．５パーセントのリサイズをか
ける。その結果は図５（ａ）の様になり、図５（ａ）の
Ａ−Ａ’上のチップの素子寸法は図５（ｂ）のようにな
る。このレチクルを使用して露光を行う際、エッチング
スピードが速い部分のチップには、＋０．５パーセント
のリサイズをかけたチップにブラインドをかけて、−
０．５パーセントのリサイズをかけたチップのみ露光
し、エッチングスピードが遅い部分のチップにはその逆
を行う。そうやって現像したものが図２（ａ）である。
この結果形成されるＡ−Ａ’上のチップのレジストの素
子パターン寸法は図２（ｂ）の様な結果となる。次にこ
のウエハーをエッチングした場合、素子パターンは図３
（ａ）の様になる。ここでは、エッチングスピードの差
によって、寸法が細い部分が早く、太い部分が遅くエッ
チングされるので、互いに寸法差が相殺され、結果的に
Ａ−Ａ’のチップの素子寸法は図３（ｂ）の様になり、
素子寸法は均一になる。
エハーの中心部と外周部にエッチングスピードの差が１
０パーセントある場合を仮定し、２チップレチクルにお
いて片方のチップに−０．５パーセントのリサイズを、
もう一方のチップに＋０．５パーセントのリサイズをか
ける。その結果は図５（ａ）の様になり、図５（ａ）の
Ａ−Ａ’上のチップの素子寸法は図５（ｂ）のようにな
る。このレチクルを使用して露光を行う際、エッチング
スピードが速い部分のチップには、＋０．５パーセント
のリサイズをかけたチップにブラインドをかけて、−
０．５パーセントのリサイズをかけたチップのみ露光
し、エッチングスピードが遅い部分のチップにはその逆
を行う。そうやって現像したものが図２（ａ）である。
この結果形成されるＡ−Ａ’上のチップのレジストの素
子パターン寸法は図２（ｂ）の様な結果となる。次にこ
のウエハーをエッチングした場合、素子パターンは図３
（ａ）の様になる。ここでは、エッチングスピードの差
によって、寸法が細い部分が早く、太い部分が遅くエッ
チングされるので、互いに寸法差が相殺され、結果的に
Ａ−Ａ’のチップの素子寸法は図３（ｂ）の様になり、
素子寸法は均一になる。
【００１８】本実施例の他にも、エッチング工程で面内
にエッチングスピードの差がある場合に、その差が例え
ばｘパーセントある場合、マスク上でチップのパターン
に、エッチングスピードが早いチップに−（ｘ／２）パ
ーセントのリサイズを、エッチングスピードが標準的な
チップに０パーセントのリサイズを、エッチングスピー
ドが遅いチップに＋（ｘ／２）パーセントのリサイズを
それぞれかける様な、同一マスク上に３水準の素子寸法
のチップが混在するフォトマスクについても、本発明の
実施例とする。また、それ以上の水準の素子寸法のチッ
プが混在するフォトマスクについても、本発明の実施例
とする。
にエッチングスピードの差がある場合に、その差が例え
ばｘパーセントある場合、マスク上でチップのパターン
に、エッチングスピードが早いチップに−（ｘ／２）パ
ーセントのリサイズを、エッチングスピードが標準的な
チップに０パーセントのリサイズを、エッチングスピー
ドが遅いチップに＋（ｘ／２）パーセントのリサイズを
それぞれかける様な、同一マスク上に３水準の素子寸法
のチップが混在するフォトマスクについても、本発明の
実施例とする。また、それ以上の水準の素子寸法のチッ
プが混在するフォトマスクについても、本発明の実施例
とする。
【００１９】
【発明の効果】この様に、本発明の構造を持ったフォト
マスクを使えば、エッチング時に面内においてエッチン
グスピードの差がある場合にも、エッチング終了時の素
子寸法を均一にすることが可能である。
マスクを使えば、エッチング時に面内においてエッチン
グスピードの差がある場合にも、エッチング終了時の素
子寸法を均一にすることが可能である。
【図１】 本発明のフォトマスクの構造と素子寸法図。
【図２】 本発明のフォトマスクを用いてフォト工程を
行った場合のレジスト形状と素子寸法図。
行った場合のレジスト形状と素子寸法図。
【図３】 本発明のフォトマスクを用いてフォト工程及
びエッチング工程を行った場合のレジスト形状と素子寸
法図。
びエッチング工程を行った場合のレジスト形状と素子寸
法図。
【図４】 本発明のフォトマスクを用いてフォト工程及
びエッチング工程を行った場合のレジスト形状と素子形
状の断面図。
びエッチング工程を行った場合のレジスト形状と素子形
状の断面図。
【図５】 本発明のフォトマスク（レチクル）の構造と
素子寸法図。
素子寸法図。
【図６】 従来のフォトマスクの構造と素子寸法図。
【図７】 従来のフォトマスクを用いてフォト工程を行
った場合のレジスト形状と素子寸法図。
った場合のレジスト形状と素子寸法図。
【図８】 従来のフォトマスクを用いてフォト工程及び
エッチング工程を行った場合のレジスト形状と素子寸法
図。
エッチング工程を行った場合のレジスト形状と素子寸法
図。
【図９】 従来のフォトマスク（レチクル）の構造と素
子寸法図。
子寸法図。
Claims (4)
- 【請求項１】 フォトマスクの構造に於て、半導体の製
造時におけるエッチング工程の面内ばらつきを補正する
ために、２種類またはそれ以上の素子寸法をもったチッ
プが混在することを特徴とするフォトマスクの構造。 - 【請求項２】 フォトマスクの構造に於て、縮小光学系
を用いてステップアンドリピートによって露光を行う際
に使用するレチクルについて、半導体の製造時における
エッチング工程の面内ばらつきを補正するために、２種
類またはそれ以上の素子寸法をもったチップが混在する
ことを特徴とするフォトマスクの構造。 - 【請求項３】 半導体装置の製造方法に於て、エッチン
グ工程での装置または処理条件に依存するウエハー面内
の素子寸法のバラツキを補正するため、フォト工程にお
いて、２種類またはそれ以上の素子寸法をもったチップ
が混在するマスクを使用することを特徴とする半導体装
置の製造方法。 - 【請求項４】 半導体装置の製造方法に於て、エッチン
グ工程での装置または処理条件に依存するウエハー面内
の素子寸法のバラツキを補正するため、フォト工程にお
いて、２種類またはそれ以上の素子寸法をもったチップ
が混在するレチクルを使用することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644193A JPH0743881A (ja) | 1993-07-28 | 1993-07-28 | フォトマスクの構造と半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644193A JPH0743881A (ja) | 1993-07-28 | 1993-07-28 | フォトマスクの構造と半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0743881A true JPH0743881A (ja) | 1995-02-14 |
Family
ID=16188506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18644193A Pending JPH0743881A (ja) | 1993-07-28 | 1993-07-28 | フォトマスクの構造と半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005099618A (ja) * | 2003-09-26 | 2005-04-14 | Seiko Epson Corp | 多面取りフォトマスク、電気光学装置の製造方法、およびその製造方法で製造された電気光学装置を搭載した電子機器 |
| US7346882B2 (en) | 2001-07-30 | 2008-03-18 | Kabushiki Kaisha Toshiba | Pattern forming method, mask manufacturing method, and LSI manufacturing method |
| JP2008123000A (ja) * | 2008-02-12 | 2008-05-29 | Toshiba Corp | パターン形成方法 |
-
1993
- 1993-07-28 JP JP18644193A patent/JPH0743881A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7346882B2 (en) | 2001-07-30 | 2008-03-18 | Kabushiki Kaisha Toshiba | Pattern forming method, mask manufacturing method, and LSI manufacturing method |
| JP2005099618A (ja) * | 2003-09-26 | 2005-04-14 | Seiko Epson Corp | 多面取りフォトマスク、電気光学装置の製造方法、およびその製造方法で製造された電気光学装置を搭載した電子機器 |
| JP4617650B2 (ja) * | 2003-09-26 | 2011-01-26 | セイコーエプソン株式会社 | 多面取り用フォトマスク、電気光学装置の製造方法 |
| JP2008123000A (ja) * | 2008-02-12 | 2008-05-29 | Toshiba Corp | パターン形成方法 |
| JP4551937B2 (ja) * | 2008-02-12 | 2010-09-29 | 株式会社東芝 | パターン形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6194105B1 (en) | Method of forming reticle from larger size reticle information | |
| JP2001022051A (ja) | レチクル及び半導体装置の製造方法 | |
| JP2004134447A (ja) | 露光方法、マスクおよび半導体装置の製造方法 | |
| US5286584A (en) | Method of manufacturing a device and group of masks for this method | |
| KR19980025511A (ko) | 스티칭 노광 공정에 사용되는 마스크 | |
| US7455938B2 (en) | Methods of forming patterns in substrates | |
| JPH0743881A (ja) | フォトマスクの構造と半導体装置の製造方法 | |
| US6638664B2 (en) | Optical mask correction method | |
| US6436589B1 (en) | Reticle having an interleave kerf | |
| US20040151989A1 (en) | Photo mask, method of manufacturing electronic device, and method of manufacturing photo mask | |
| JPH05197126A (ja) | ホトマスク及びこれを用いたパターン形成方法 | |
| US5851734A (en) | Process for defining resist patterns | |
| US6560767B2 (en) | Process for making photomask pattern data and photomask | |
| JPS61102738A (ja) | レジスト膜パタ−ンの形成方法 | |
| US5759723A (en) | Light exposure mask for semiconductor devices and method for forming the same | |
| JP2908649B2 (ja) | 位相シフトマスクおよびその製造方法 | |
| JPS63275115A (ja) | 半導体装置のパタ−ン形成方法 | |
| US20040105961A1 (en) | Intra-cell mask alignment for improved overlay | |
| JP2820039B2 (ja) | 半導体装置の製造方法およびフォトマスク | |
| KR960001367Y1 (ko) | 패턴 마스크 구조 | |
| JPH01273030A (ja) | 半導体装置の製造方法 | |
| JPS61270823A (ja) | 半導体装置の製造方法 | |
| KR980010603A (ko) | 포토마스크 제조방법 | |
| TWI266152B (en) | Mask and method of using the same | |
| JPH03180017A (ja) | 半導体装置の製造方法 |