JPH01273030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01273030A JPH01273030A JP10136788A JP10136788A JPH01273030A JP H01273030 A JPH01273030 A JP H01273030A JP 10136788 A JP10136788 A JP 10136788A JP 10136788 A JP10136788 A JP 10136788A JP H01273030 A JPH01273030 A JP H01273030A
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- 238000004519 manufacturing process Methods 0.000 title description 15
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に半導体製造プロセスにおい
て、被エツチング材に塗布したレジスト膜上に、下層か
ら上層に行くに従い光に対して感度の低くなる膜を塗布
してパターニングする方法に関し、 異なるパターンサイズが混在する場合でも、シフト量の
差が少なく、解像度の高いパターニングができる半導体
装置の製造方法を提供することを目的とし、 基板上面にレジスト膜を塗布する工程と、このレジスト
膜の上面に、下層から上層に行くに従い光に対する感度
の低くなる感光膜を塗布する工程と、しかる後に前記レ
ジスト膜及び感光膜を露光し、現像する工程とを含むこ
とを特徴とする半導体装置の製造方法を含み構成する。
て、被エツチング材に塗布したレジスト膜上に、下層か
ら上層に行くに従い光に対して感度の低くなる膜を塗布
してパターニングする方法に関し、 異なるパターンサイズが混在する場合でも、シフト量の
差が少なく、解像度の高いパターニングができる半導体
装置の製造方法を提供することを目的とし、 基板上面にレジスト膜を塗布する工程と、このレジスト
膜の上面に、下層から上層に行くに従い光に対する感度
の低くなる感光膜を塗布する工程と、しかる後に前記レ
ジスト膜及び感光膜を露光し、現像する工程とを含むこ
とを特徴とする半導体装置の製造方法を含み構成する。
本発明は、半導体装置の製造方法、特に半導体製造プロ
セスにおいて、被エツチング材に塗布したレジスト膜上
に、下層から上層へ行くに従い光に対して感度の低くな
る膜を塗布してパターニングする方法に関する。
セスにおいて、被エツチング材に塗布したレジスト膜上
に、下層から上層へ行くに従い光に対して感度の低くな
る膜を塗布してパターニングする方法に関する。
近年、半導体装置の高集積化にともない、最小加工寸法
もサブミクロンの微細化が必要とされており、ホトリソ
グラフィ技術によるレジストパターンの微細化が行われ
ている。通常、半導体製造におけるホトリソブラフイエ
程は、レジストにマスクパターンを転写し、このレジス
トのパターンを用いて、下地の膜などをエツチングする
工程であるが、微細加工のためには解像度を上げる必要
がある。前記解像度を上げる方法として、コントラスト
を上げる（すなわち、露光・現像後のレジストの側面形
状を切り立ったようにする）物質（ＣＥＭ：Ｃｏｎｔｒ
ａｓｔ Ｅｎｈａｎｃｅｍｅｎｔ Ｍａｔｅｒｉａｌ）
をレジスト上に塗布する技術が知られている。
もサブミクロンの微細化が必要とされており、ホトリソ
グラフィ技術によるレジストパターンの微細化が行われ
ている。通常、半導体製造におけるホトリソブラフイエ
程は、レジストにマスクパターンを転写し、このレジス
トのパターンを用いて、下地の膜などをエツチングする
工程であるが、微細加工のためには解像度を上げる必要
がある。前記解像度を上げる方法として、コントラスト
を上げる（すなわち、露光・現像後のレジストの側面形
状を切り立ったようにする）物質（ＣＥＭ：Ｃｏｎｔｒ
ａｓｔ Ｅｎｈａｎｃｅｍｅｎｔ Ｍａｔｅｒｉａｌ）
をレジスト上に塗布する技術が知られている。
第４図は従来の半導体製造におけるＣＥＭ膜によりコン
トラストを上げる方法を示す図で、同図に示す如く、下
地１上面にレジスト膜２を塗布し、このレジスト膜２上
面にＣＥＭ層３を塗布し、このＣＥＭ層３の上部からマ
スク４を通し、で露光する。
トラストを上げる方法を示す図で、同図に示す如く、下
地１上面にレジスト膜２を塗布し、このレジスト膜２上
面にＣＥＭ層３を塗布し、このＣＥＭ層３の上部からマ
スク４を通し、で露光する。
このＣＥＭ層３は、光強度の強い部分はど速く透明化（
漂白化する、またはブリーチングという。）する性質の
ものである。
漂白化する、またはブリーチングという。）する性質の
ものである。
この方法により、露光光がＣ１１層３を通過する時に、
光強度の強いほど速くブリーチングし、少ない部分はブ
リーチングしない。このため、一定の光強度以下の光は
、ＣＥＭ層３によって遮断され、光の通過後は、第５図
に示す如く、コントラストが高いレジストパターンが形
成され、これにより解像度を上げることができる。一方
、ＣＥＭ層３のない場合には、光の散乱などにより第６
図に示す如く、コントラストの低いレジストパターンが
形成される。
光強度の強いほど速くブリーチングし、少ない部分はブ
リーチングしない。このため、一定の光強度以下の光は
、ＣＥＭ層３によって遮断され、光の通過後は、第５図
に示す如く、コントラストが高いレジストパターンが形
成され、これにより解像度を上げることができる。一方
、ＣＥＭ層３のない場合には、光の散乱などにより第６
図に示す如く、コントラストの低いレジストパターンが
形成される。
（発明が解決しようとする課題〕
しかし、従来のレジスト膜２の上にＣＥＭ層３を塗布し
たホトリソブラフイエ程でも、第７図に示す如く、１層
内にサイズの異なるパターンがあると、その各々でマス
クまたはレチクルからのシフト量が異なってくる問題点
があった。これば、小サイズのパターンでは光強度が低
いために露光に時間がかかり、小サイズのパターンの露
光終了までに大サイズのパターンの露光が横方向に拡が
ることによる。具体的には、１層内に１μｍ以上のサイ
ズと、サブミクロンサイズのパターンが混在していると
、サブミクロンサイズのパターンが抜けるだけの露光を
行うと、１μｍ以上のサイズのパターンのパターンシフ
ト量が大きくなってしまう、すなわち、第７図において
ａ＜ｂになる問題がある。
たホトリソブラフイエ程でも、第７図に示す如く、１層
内にサイズの異なるパターンがあると、その各々でマス
クまたはレチクルからのシフト量が異なってくる問題点
があった。これば、小サイズのパターンでは光強度が低
いために露光に時間がかかり、小サイズのパターンの露
光終了までに大サイズのパターンの露光が横方向に拡が
ることによる。具体的には、１層内に１μｍ以上のサイ
ズと、サブミクロンサイズのパターンが混在していると
、サブミクロンサイズのパターンが抜けるだけの露光を
行うと、１μｍ以上のサイズのパターンのパターンシフ
ト量が大きくなってしまう、すなわち、第７図において
ａ＜ｂになる問題がある。
そこで本発明は、異なるパターンサイズが混在する場合
でも、シフト量の差が少なく、解像度の高いバターニン
グができる半導体の製造方法を提供することを目的とす
る。
でも、シフト量の差が少なく、解像度の高いバターニン
グができる半導体の製造方法を提供することを目的とす
る。
上記課題は、基板上面にレジスト膜を塗布する工程と、
このレジスト膜の上面に、下層から上層に行くに従い光
に対して感度の低くなる感光膜を塗布する工程と、しか
る後に露光、現像を行い基板上面にレジストパターンを
形成する工程とを含むことを特徴とする半導体装置の製
造方法によって解決される。
このレジスト膜の上面に、下層から上層に行くに従い光
に対して感度の低くなる感光膜を塗布する工程と、しか
る後に露光、現像を行い基板上面にレジストパターンを
形成する工程とを含むことを特徴とする半導体装置の製
造方法によって解決される。
下地に塗布したレジスト膜上に下層から上層にいくほど
感度の低くなる感光膜を形成している」二層の低感度の
層を露光したのち下層の高感度の層を露光する時、上層
の感光層の横方向へのシフト速度は小さく、マスクを透
過した光は露光された上層の感光層の領域のみに照射さ
れるので、上層の感光層がなかったときに比べ、下層の
感光層の横方向へのシフト量は小さくなる。また、下層
の感光層の厚さは上層の感光層を設けた分だけ薄くなる
ので、下層の感光層を露光するのに要する時間は短くな
り、その分下層の感光層の横方向へのシフト量は減少す
る。
感度の低くなる感光膜を形成している」二層の低感度の
層を露光したのち下層の高感度の層を露光する時、上層
の感光層の横方向へのシフト速度は小さく、マスクを透
過した光は露光された上層の感光層の領域のみに照射さ
れるので、上層の感光層がなかったときに比べ、下層の
感光層の横方向へのシフト量は小さくなる。また、下層
の感光層の厚さは上層の感光層を設けた分だけ薄くなる
ので、下層の感光層を露光するのに要する時間は短くな
り、その分下層の感光層の横方向へのシフト量は減少す
る。
このように、レジスト膜上に下層から上層にゆくほど感
度の低くなる膜を形成すると下層の感度の高い感光層の
横方向へのシフト量は減少する。
度の低くなる膜を形成すると下層の感度の高い感光層の
横方向へのシフト量は減少する。
また横方向へのシフト量が減少したことによりコー６＝
ントラストも改善される。従って、このように感光層の
横方向へのシフト量が減少すれば、パターンサイズの差
によるレジストのシフト量の差も減少する。
横方向へのシフト量が減少すれば、パターンサイズの差
によるレジストのシフト量の差も減少する。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は本発明実施例の半導体装置の製造方法を示す断
面図である。この実施例は、アルミニュウムの配線パタ
ーンを形成する場合についての例である。同図に示す如
く、半導体基板１１上のアルミニュウムなどの下地１２
上面に、高感度のレジスト膜１３が塗布される。このレ
ジスト膜１３上面には、光強度の強さに応じて透明化（
ブリーチング）する速さ （感度）が異なる、中感度の
下層０２Ｍ膜１４と、該下層ＣＩＥＭ膜１４の上面にそ
れよりも低感度の上層ＣＥＭ膜１５とが塗布される。上
記レジスト膜１３、下層０２Ｍ膜１４、上層ＣＥＭ膜１
５の感度は、第２図に示す如く、レジスト膜１３が最も
高く、次が下層０２Ｍ膜１４、最も低いのが上層ＣＥＭ
膜１５である。下地１２である、アルミニュウムの膜厚
が例えば、１μｍ程度のものであるときには、レジスト
膜１３の膜厚が１．５〜２．０μｍ程度、下層０２Ｍ膜
１４の膜厚が０．４μｍ程度、上層ＣＥＭ膜１５の膜厚
が０．２μｍ程度に形成される。上層ＣＥｌ’ｌ膜１５
の上部には、マスク１６が配置される。このマスク１６
には、サイズの異なるパターンが形成されており、小サ
イズのパターンと、大サイズのパターンが混在している
。そして、位置合わせ、露光などを行った後、現像して
レジストパターンを形成し、下地１２のエツチングを行
う。
面図である。この実施例は、アルミニュウムの配線パタ
ーンを形成する場合についての例である。同図に示す如
く、半導体基板１１上のアルミニュウムなどの下地１２
上面に、高感度のレジスト膜１３が塗布される。このレ
ジスト膜１３上面には、光強度の強さに応じて透明化（
ブリーチング）する速さ （感度）が異なる、中感度の
下層０２Ｍ膜１４と、該下層ＣＩＥＭ膜１４の上面にそ
れよりも低感度の上層ＣＥＭ膜１５とが塗布される。上
記レジスト膜１３、下層０２Ｍ膜１４、上層ＣＥＭ膜１
５の感度は、第２図に示す如く、レジスト膜１３が最も
高く、次が下層０２Ｍ膜１４、最も低いのが上層ＣＥＭ
膜１５である。下地１２である、アルミニュウムの膜厚
が例えば、１μｍ程度のものであるときには、レジスト
膜１３の膜厚が１．５〜２．０μｍ程度、下層０２Ｍ膜
１４の膜厚が０．４μｍ程度、上層ＣＥＭ膜１５の膜厚
が０．２μｍ程度に形成される。上層ＣＥｌ’ｌ膜１５
の上部には、マスク１６が配置される。このマスク１６
には、サイズの異なるパターンが形成されており、小サ
イズのパターンと、大サイズのパターンが混在している
。そして、位置合わせ、露光などを行った後、現像して
レジストパターンを形成し、下地１２のエツチングを行
う。
上記方法によれば、レジスト膜１３上に感度の異なる下
層０２Ｍ膜１４と上層ＣＥＭ膜１５とを形成した状態で
露光すると、第３図のＣＩＥＭ膜１４．１５部分の拡大
図に示す如く、上層ＣＥＭ膜１５では感度が低いため単
位時間あたりの横方向へのシフト量は少なく、第３図Ａ
の領域はあまり横方向に広がらない。下層０２Ｍ膜１４
を露光する際、マスクを透過した光はＡの部分にのみ照
射されるので、マスク端面で回折した光等の余分な光が
Ｃ８Ｍ膜に照射されることがなく、従来の第７図のよう
な上層に感度の低いＣ８Ｍ膜が形成されていない場合に
比べ、下層０２Ｍ膜１４の横方向へのシフト量は小さく
なる。すなわち、低感度の上層ＣＥＭ膜１５の露光が終
了した後に、高感度の下層０２Ｍ膜１４を露光するため
、この下層０２Ｍ膜１４の露光が終了するまでに、上層
ＣＥＭ膜１５の横方向への拡がりを少なくでき、その結
果下層ＣＥＭ膜１４の横方向への拡がりを少なくできる
。従ってパターンサイズに左右されず、かつシフト量の
少ないパターンがレジス目２に転写され、第１図に示す
如く、小さいサイズのパターンのシフト量（ａ）と、大
きいサイズのパターンのシフト量（ｂ） とがほぼ同程
度の値になる（ａζｂ）ように露光することができる。
層０２Ｍ膜１４と上層ＣＥＭ膜１５とを形成した状態で
露光すると、第３図のＣＩＥＭ膜１４．１５部分の拡大
図に示す如く、上層ＣＥＭ膜１５では感度が低いため単
位時間あたりの横方向へのシフト量は少なく、第３図Ａ
の領域はあまり横方向に広がらない。下層０２Ｍ膜１４
を露光する際、マスクを透過した光はＡの部分にのみ照
射されるので、マスク端面で回折した光等の余分な光が
Ｃ８Ｍ膜に照射されることがなく、従来の第７図のよう
な上層に感度の低いＣ８Ｍ膜が形成されていない場合に
比べ、下層０２Ｍ膜１４の横方向へのシフト量は小さく
なる。すなわち、低感度の上層ＣＥＭ膜１５の露光が終
了した後に、高感度の下層０２Ｍ膜１４を露光するため
、この下層０２Ｍ膜１４の露光が終了するまでに、上層
ＣＥＭ膜１５の横方向への拡がりを少なくでき、その結
果下層ＣＥＭ膜１４の横方向への拡がりを少なくできる
。従ってパターンサイズに左右されず、かつシフト量の
少ないパターンがレジス目２に転写され、第１図に示す
如く、小さいサイズのパターンのシフト量（ａ）と、大
きいサイズのパターンのシフト量（ｂ） とがほぼ同程
度の値になる（ａζｂ）ように露光することができる。
このように、さまざまなパターンサイズが混在するマス
クを用いるフォトリソグラフィ工程において、各パター
ンそれぞれのシフト量の差が少ない微細なパターンが形
成される。その結果、密着型マスクを用いた部分と同じ
状態になり、光学系などに起因して焦点深度が浅くなる
問題を防ぐことができる。
クを用いるフォトリソグラフィ工程において、各パター
ンそれぞれのシフト量の差が少ない微細なパターンが形
成される。その結果、密着型マスクを用いた部分と同じ
状態になり、光学系などに起因して焦点深度が浅くなる
問題を防ぐことができる。
なお、上記実施例においては、感度の異なる２層の上層
ＣＥＭ膜１５と下層０２Ｍ膜１４とを設けているが、本
発明においては、少なくとも上層はど感度が低く、下層
はど感度が高いようにした多層構造であれば２層以上で
も同様の効果が得られる。
ＣＥＭ膜１５と下層０２Ｍ膜１４とを設けているが、本
発明においては、少なくとも上層はど感度が低く、下層
はど感度が高いようにした多層構造であれば２層以上で
も同様の効果が得られる。
また、レジスト膜１３、下層０２Ｍ膜１４、上層ＣＥＭ
膜１５の膜厚は、下地１２の厚さ、種類などにより変わ
り、任意の厚さにできる。
膜１５の膜厚は、下地１２の厚さ、種類などにより変わ
り、任意の厚さにできる。
さらに、上記の例は半導体基板上の下地（アルミニュウ
ム）のパターニングについて説明したが、本発明の方法
は半導体基板上に形成した酸化膜や半導体基板それ自体
のエツチングの場合にも適用されるものである。
ム）のパターニングについて説明したが、本発明の方法
は半導体基板上に形成した酸化膜や半導体基板それ自体
のエツチングの場合にも適用されるものである。
以上のように本発明によれば、半導体装置の製造方法に
おいて、下地に塗布したレジスト膜上に下層から上層に
いく程感度の低くなる膜を多層構造に形成しているため
、異なるパターンサイズが混在する場合でも、シフト量
の差が少なく、解像度の高いバターニングができる。
おいて、下地に塗布したレジスト膜上に下層から上層に
いく程感度の低くなる膜を多層構造に形成しているため
、異なるパターンサイズが混在する場合でも、シフト量
の差が少なく、解像度の高いバターニングができる。
第１図は本発明実施例の製造方法を示す断面図、第２図
は本発明実施例のレジスト膜とＣＥＭ膜の感度を示す図
である。 第３図は本発明実施例のＣＥＭ膜油分の拡大図、第４図
は従来のＣＥＭ膜によりコントラストげる方法を示す断
面図、 第５図は従来のＣＥＭ膜を用いたときのレジストパター
ンを示す図、 第６図は従来のＣＥＭ膜を用いないときのレジストパタ
ーンを示す図、 第７図は従来のシフト量の差を示す図である。 図中、 １１は半導体基板、 １２は下地、 １３はレジスト膜、 １４は下層ＣＥＭ膜、 １５は上層ＣＥＭ膜、 １６はマスク を示ず。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 ＋１”１−＋十− −ｓ（′Ｉ ば） ｒ−＼ｉ ヘ 図
は本発明実施例のレジスト膜とＣＥＭ膜の感度を示す図
である。 第３図は本発明実施例のＣＥＭ膜油分の拡大図、第４図
は従来のＣＥＭ膜によりコントラストげる方法を示す断
面図、 第５図は従来のＣＥＭ膜を用いたときのレジストパター
ンを示す図、 第６図は従来のＣＥＭ膜を用いないときのレジストパタ
ーンを示す図、 第７図は従来のシフト量の差を示す図である。 図中、 １１は半導体基板、 １２は下地、 １３はレジスト膜、 １４は下層ＣＥＭ膜、 １５は上層ＣＥＭ膜、 １６はマスク を示ず。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 ＋１”１−＋十− −ｓ（′Ｉ ば） ｒ−＼ｉ ヘ 図
Claims (1)
- 【特許請求の範囲】 基板上面にレジスト膜（１３）を塗布する工程と、該
レジスト膜（１３）の上面に、下層から上層に行くに従
い光に対して感度の低くなる感光膜（１４，１５）を塗
布する工程と、 該感光膜（１４，１５）及び前記レジスト膜（１３）を
所定のパターンに露光する工程と、前記感光膜（１４，
１５）及びレジスト膜（１３）を現像し、基板上面にレ
ジストパターンを形成する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136788A JPH01273030A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136788A JPH01273030A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273030A true JPH01273030A (ja) | 1989-10-31 |
Family
ID=14298854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136788A Pending JPH01273030A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137582A1 (en) * | 2005-06-24 | 2006-12-28 | Fujifilm Corporation | Exposure method and apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218119A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | パタ−ン形成方法 |
| JPS59175725A (ja) * | 1983-03-26 | 1984-10-04 | Toshiba Corp | 多層レジスト膜 |
| JPS6236823A (ja) * | 1985-08-10 | 1987-02-17 | Fujitsu Ltd | レジストパタ−ン形成方法 |
| JPS62177922A (ja) * | 1986-01-30 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-26 JP JP10136788A patent/JPH01273030A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218119A (ja) * | 1982-06-14 | 1983-12-19 | Hitachi Ltd | パタ−ン形成方法 |
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