JP2820039B2 - 半導体装置の製造方法およびフォトマスク - Google Patents
半導体装置の製造方法およびフォトマスクInfo
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- JP2820039B2 JP2820039B2 JP23656094A JP23656094A JP2820039B2 JP 2820039 B2 JP2820039 B2 JP 2820039B2 JP 23656094 A JP23656094 A JP 23656094A JP 23656094 A JP23656094 A JP 23656094A JP 2820039 B2 JP2820039 B2 JP 2820039B2
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法お
よびフォトマスク係わり、特にリソグラフィー工程にお
けるレジストパターンの評価を行う半導体装置の製造方
法およびこの評価で用いるチェックパターンを有するフ
ォトマスクに関する。
よびフォトマスク係わり、特にリソグラフィー工程にお
けるレジストパターンの評価を行う半導体装置の製造方
法およびこの評価で用いるチェックパターンを有するフ
ォトマスクに関する。
【０００２】
【従来の技術】レジストの塗布条件、縮小投影露光等の
投影露光における露光条件、投影露光後の現像条件等に
より集積回路形成領域におけるレジストパターンが所定
の形状に形成されない場合、このレジストパターンをマ
スクにしてその下の膜、例えば多結晶シリコン膜を選択
的にエッチング除去して電極配線パターンを形成する
と、当然この電極配線パターンも所定の形状にならな
い。
投影露光における露光条件、投影露光後の現像条件等に
より集積回路形成領域におけるレジストパターンが所定
の形状に形成されない場合、このレジストパターンをマ
スクにしてその下の膜、例えば多結晶シリコン膜を選択
的にエッチング除去して電極配線パターンを形成する
と、当然この電極配線パターンも所定の形状にならな
い。
【０００３】電極配線パータン等の集積回路の構成要素
を形成してからこれをチェックして形状不良を発見して
も再工事は不可能である。
を形成してからこれをチェックして形状不良を発見して
も再工事は不可能である。
【０００４】したがってレジストパターンが所定の形状
に形成しているかどうかを確かめて、所定の形状に形成
されていない場合はそのレジストを除去し、新たにレジ
ストの塗布からやり尚す必要がある。
に形成しているかどうかを確かめて、所定の形状に形成
されていない場合はそのレジストを除去し、新たにレジ
ストの塗布からやり尚す必要がある。
【０００５】このためにフォトマスク上にチェックパタ
ーンを形成し、これによりレジストチェックパターンを
形成し、このレジストチェックパターンをチェックして
集積回路形成領域におけるレジストパターンが正常に形
成されているかどうかを確認する。
ーンを形成し、これによりレジストチェックパターンを
形成し、このレジストチェックパターンをチェックして
集積回路形成領域におけるレジストパターンが正常に形
成されているかどうかを確認する。
【０００６】以下図６乃至図９を参照してそれぞれの従
来技術を示すが、ラインの幅が変化するもの又はスペー
スの幅が変化するものは露光された半導体チップ上で便
宜上それぞれ０．０５μｍのステップ変化するとして説
明する。
来技術を示すが、ラインの幅が変化するもの又はスペー
スの幅が変化するものは露光された半導体チップ上で便
宜上それぞれ０．０５μｍのステップ変化するとして説
明する。
【０００７】また図６乃至図９ではマスク上のチェック
パターンがそのまま転写もしくは縮小転写されたものと
して図示してあり、微細パターンにおける形状くずれや
解像度限界は示していない。
パターンがそのまま転写もしくは縮小転写されたものと
して図示してあり、微細パターンにおける形状くずれや
解像度限界は示していない。
【０００８】特開昭５６−１６２８３４号公報に開示さ
れているようなチエックパターンを図６の平面図で示
す。図６において、幅Ｌ１が０．３μｍの５本のライン
６１とその間の幅Ｓ１が０．３μｍの４本のスペース７
１から第１のチエックパターン８１を構成している。幅
Ｌ２が０．３５μｍの５本のライン６２とその間の幅Ｓ
２が０．３５μｍの４本のスペース７２から第２のチエ
ックパターン８２を構成している。幅Ｌ３が０．４μｍ
の５本のライン６３とその間の幅Ｓ３が０．４μｍの４
本のスペース７３から第３のチエックパターン８３を構
成している。これらチェックパターン８１，８２，８３
はライン間のスペースより広い間隔を有してＸ方向に配
列され、また各ラインおよびスペースのＹ方向は一定寸
法となっている。
れているようなチエックパターンを図６の平面図で示
す。図６において、幅Ｌ１が０．３μｍの５本のライン
６１とその間の幅Ｓ１が０．３μｍの４本のスペース７
１から第１のチエックパターン８１を構成している。幅
Ｌ２が０．３５μｍの５本のライン６２とその間の幅Ｓ
２が０．３５μｍの４本のスペース７２から第２のチエ
ックパターン８２を構成している。幅Ｌ３が０．４μｍ
の５本のライン６３とその間の幅Ｓ３が０．４μｍの４
本のスペース７３から第３のチエックパターン８３を構
成している。これらチェックパターン８１，８２，８３
はライン間のスペースより広い間隔を有してＸ方向に配
列され、また各ラインおよびスペースのＹ方向は一定寸
法となっている。
【０００９】次に特開昭６３−６６９３４号公報や特開
平２−２９１１４２号公報に開示されているようなチエ
ックパターンを図７の平面図で示す。図７において、Ｘ
方向にライン６１，６２，６３，６４，６５，６６が一
定の幅Ｓのスペース７０をとって配列している。このラ
イン６１の幅Ｌ１は０．３μｍ，ライン６２の幅Ｌ２は
０．３５μｍ，ライン６３の幅Ｌ３は０．４μｍ，ライ
ン６４の幅Ｌ４は０．４５μｍ，ライン６５の幅Ｌ５は
０．５μｍ，ライン６６の幅Ｌ４は０．５５μｍであ
る。
平２−２９１１４２号公報に開示されているようなチエ
ックパターンを図７の平面図で示す。図７において、Ｘ
方向にライン６１，６２，６３，６４，６５，６６が一
定の幅Ｓのスペース７０をとって配列している。このラ
イン６１の幅Ｌ１は０．３μｍ，ライン６２の幅Ｌ２は
０．３５μｍ，ライン６３の幅Ｌ３は０．４μｍ，ライ
ン６４の幅Ｌ４は０．４５μｍ，ライン６５の幅Ｌ５は
０．５μｍ，ライン６６の幅Ｌ４は０．５５μｍであ
る。
【００１０】すなわち図７の従来技術では図で左から右
に向ってラインの幅は等差級数的に増加しているが、ス
ペースの幅は一定である。
に向ってラインの幅は等差級数的に増加しているが、ス
ペースの幅は一定である。
【００１１】次に特開昭６３−６６９３４号公報に開示
されているようなチエックパターンを図８の平面図で示
す。図８において、Ｘ方向にスペース７１，７２，７
３，７４，７５をとって一定の幅Ｌのライン６０が配列
している。このスペース７１の幅Ｓ１は０．３μｍ，ス
ペース７２の幅Ｓ２は０．３５μｍ，スペース７３の幅
Ｓ３は０．４μｍ，スペース７４の幅Ｓ４は０．４５μ
ｍ，スペース７５の幅Ｓ５は０．５μｍである。
されているようなチエックパターンを図８の平面図で示
す。図８において、Ｘ方向にスペース７１，７２，７
３，７４，７５をとって一定の幅Ｌのライン６０が配列
している。このスペース７１の幅Ｓ１は０．３μｍ，ス
ペース７２の幅Ｓ２は０．３５μｍ，スペース７３の幅
Ｓ３は０．４μｍ，スペース７４の幅Ｓ４は０．４５μ
ｍ，スペース７５の幅Ｓ５は０．５μｍである。
【００１２】すなわち図８の従来技術では図で左から右
に向ってスペースの幅は等差級数的に増加しているが、
ラインの幅は一定である。
に向ってスペースの幅は等差級数的に増加しているが、
ラインの幅は一定である。
【００１３】次に特開昭６４−７０４３号公報に開示さ
れているようなチエックパターンを図９の平面図で示
す。図９において、Ｘ方向に図で左から右に向ってライ
ン６１，６２，６３，６４，６５，６６，６７が配列さ
れており、ライン６１の幅Ｌ１は０．３μｍ，ライン６
２の幅Ｌ２は０．３５μｍ，ライン６３の幅Ｌ３は０．
４μｍ，ライン６４の幅Ｌ４は０．４５μｍ，ライン６
５の幅Ｌ５は０．５μｍ，ライン６６の幅Ｌ６は０．５
５μｍ，ライン６７の幅Ｌ７は０．６μｍである。これ
に対して、Ｘ方向に図で左から右に向ってスペース７
６，７５，７４，７３，７２，７１が配列されており、
スペース７６の幅Ｓ６は０．５５μｍ，スペース７５の
幅Ｓ５は０．５μｍ，スペース７４の幅Ｓ４は０．４５
μｍ，スペース７３の幅Ｓ３は０．４μｍ，スペース７
２の幅Ｓ２は０．３５μｍ，スペース７１の幅Ｓ１は
０．３μｍである。
れているようなチエックパターンを図９の平面図で示
す。図９において、Ｘ方向に図で左から右に向ってライ
ン６１，６２，６３，６４，６５，６６，６７が配列さ
れており、ライン６１の幅Ｌ１は０．３μｍ，ライン６
２の幅Ｌ２は０．３５μｍ，ライン６３の幅Ｌ３は０．
４μｍ，ライン６４の幅Ｌ４は０．４５μｍ，ライン６
５の幅Ｌ５は０．５μｍ，ライン６６の幅Ｌ６は０．５
５μｍ，ライン６７の幅Ｌ７は０．６μｍである。これ
に対して、Ｘ方向に図で左から右に向ってスペース７
６，７５，７４，７３，７２，７１が配列されており、
スペース７６の幅Ｓ６は０．５５μｍ，スペース７５の
幅Ｓ５は０．５μｍ，スペース７４の幅Ｓ４は０．４５
μｍ，スペース７３の幅Ｓ３は０．４μｍ，スペース７
２の幅Ｓ２は０．３５μｍ，スペース７１の幅Ｓ１は
０．３μｍである。
【００１４】すなわち図９の従来技術では図で左から右
に向って、ラインの幅は等差級数的に増加しているが、
スペースの幅は等差級数的に減少している。
に向って、ラインの幅は等差級数的に増加しているが、
スペースの幅は等差級数的に減少している。
【００１５】
【発明が解決しようとする課題】図６に示す従来技術で
は、同一幅の複数本のラインと同一幅の複数本のスペー
スから一組のチエックパターンを構成し、幅寸法を異な
らせた複数組のチエックパターン配列しているから、こ
のチェックパターンが占る総占有面積が、例えば配列方
向が１００μｍと長くなり集積回路形成に必要な面積に
影響を与える。さらに観察チェックする走査型電子顕微
鏡の視野範囲は例えば１０μｍ×１０μｍ程度であるか
ら、このような大きな面積内を観察するためには配列方
向に１０回程度ステージの移動、フォ−カスの調整、さ
らに写真撮影及び寸法測定を繰り返す必要があった。
は、同一幅の複数本のラインと同一幅の複数本のスペー
スから一組のチエックパターンを構成し、幅寸法を異な
らせた複数組のチエックパターン配列しているから、こ
のチェックパターンが占る総占有面積が、例えば配列方
向が１００μｍと長くなり集積回路形成に必要な面積に
影響を与える。さらに観察チェックする走査型電子顕微
鏡の視野範囲は例えば１０μｍ×１０μｍ程度であるか
ら、このような大きな面積内を観察するためには配列方
向に１０回程度ステージの移動、フォ−カスの調整、さ
らに写真撮影及び寸法測定を繰り返す必要があった。
【００１６】これに対して図７、図８および図９の従来
技術では、ラインもしくはスペースを１本ごとに等差級
数的に変化させている。このように隣接するパターンを
なだらかに寸法変化させることにより同一寸法を周期的
に配列させたと類似の結果を有し、かつ上記チェックパ
ターンが占る総面積を減少させて占有面積増大による上
記問題を解決しようとしたものである。
技術では、ラインもしくはスペースを１本ごとに等差級
数的に変化させている。このように隣接するパターンを
なだらかに寸法変化させることにより同一寸法を周期的
に配列させたと類似の結果を有し、かつ上記チェックパ
ターンが占る総面積を減少させて占有面積増大による上
記問題を解決しようとしたものである。
【００１７】しかしながら図７においては、ラインは等
差級数的に変化しているから一定のスペースでラインが
微細化していった際のラインの形状くずれはチェックで
きる。しかしスペースは一定の幅で配列しているから、
解像度限界のチェックすなわちライン間にスペースが存
在して隣接するラインどうしが短絡しない限界をチェッ
クすることは不可能である。また集積回路形成領域では
ラインが微細化している箇所はスペースも微細化してい
るから、図７を用いたはラインの形状くずれのチェック
やラインのリニアリティ−特性のチエックが集積回路形
成領域における状態を正確にチェックしたことにならな
い。
差級数的に変化しているから一定のスペースでラインが
微細化していった際のラインの形状くずれはチェックで
きる。しかしスペースは一定の幅で配列しているから、
解像度限界のチェックすなわちライン間にスペースが存
在して隣接するラインどうしが短絡しない限界をチェッ
クすることは不可能である。また集積回路形成領域では
ラインが微細化している箇所はスペースも微細化してい
るから、図７を用いたはラインの形状くずれのチェック
やラインのリニアリティ−特性のチエックが集積回路形
成領域における状態を正確にチェックしたことにならな
い。
【００１８】一方、図８においては、スペースは等差級
数的に変化しているからパターンが微細化していった際
の解像度限界のチェックはできる。しかしラインは一定
の幅で配列しているから、パターンが微細化していった
際のラインの形状くずれをチェックやラインのリニアリ
ティ−特性のチエックすることやは不可能である。また
上記したように集積回路形成領域ではスペースが微細化
している箇所はラインも微細化しているから、図８を用
いたはスペースの解像度限界のチエックが集積回路形成
領域における状態を正確にチェックしたことにならな
い。
数的に変化しているからパターンが微細化していった際
の解像度限界のチェックはできる。しかしラインは一定
の幅で配列しているから、パターンが微細化していった
際のラインの形状くずれをチェックやラインのリニアリ
ティ−特性のチエックすることやは不可能である。また
上記したように集積回路形成領域ではスペースが微細化
している箇所はラインも微細化しているから、図８を用
いたはスペースの解像度限界のチエックが集積回路形成
領域における状態を正確にチェックしたことにならな
い。
【００１９】図９においてはラインが等差級数的に増加
（もしくは減少）していく方向にスペースは逆に等差級
数的に減少（もしくは増加）している。上記したように
集積回路形成領域ではラインが微細化している箇所はス
ペースも微細化しおり、ラインとスペースとから構成さ
れるパターンの微細度はラインとスペースとを対にして
定まるものであるから、図９のように一方の幅が大きく
なると他方の幅が小になる配列では、集積回路形成領域
におけるパターンの微細度に応じた解像度限界、ライン
の形状くずれ、リニアリティ−特性がどうであるのかを
チェックすることは不可能である。
（もしくは減少）していく方向にスペースは逆に等差級
数的に減少（もしくは増加）している。上記したように
集積回路形成領域ではラインが微細化している箇所はス
ペースも微細化しおり、ラインとスペースとから構成さ
れるパターンの微細度はラインとスペースとを対にして
定まるものであるから、図９のように一方の幅が大きく
なると他方の幅が小になる配列では、集積回路形成領域
におけるパターンの微細度に応じた解像度限界、ライン
の形状くずれ、リニアリティ−特性がどうであるのかを
チェックすることは不可能である。
【００２０】上記したように図７、図８および図９のい
ずれの従来技術においても、そのチェックパターンの配
列方向の構成は集積回路形成領域におけるレジストパタ
ーンの状態を正確にチェックすることができないもので
ある。
ずれの従来技術においても、そのチェックパターンの配
列方向の構成は集積回路形成領域におけるレジストパタ
ーンの状態を正確にチェックすることができないもので
ある。
【００２１】しかも上記いずれの従来技術でも配列方向
（Ｘ方向）と直角の方向（Ｙ方向）の各ラインの寸法は
同一となっている。この場合、特に集積回路形成領域に
おけるリニアリティ−特性を正確にチェックすることは
さらに困難となる。
（Ｘ方向）と直角の方向（Ｙ方向）の各ラインの寸法は
同一となっている。この場合、特に集積回路形成領域に
おけるリニアリティ−特性を正確にチェックすることは
さらに困難となる。
【００２２】ここでリニアリティ−特性のチェックの必
要性を簡単に説明する。
要性を簡単に説明する。
【００２３】集積回路形成領域では種々の微細度のパタ
ーンが形成されている。いずれのパターンにおいてもマ
スクパターン寸法をそのまま反映している必要がある。
これを確認することがリニアリティ−特性のチェックで
ある。
ーンが形成されている。いずれのパターンにおいてもマ
スクパターン寸法をそのまま反映している必要がある。
これを確認することがリニアリティ−特性のチェックで
ある。
【００２４】半導体チップ上のチェックパターンでマス
ク上のチェックパターンを反映していることが確認され
た寸法範囲（ライン幅寸法範囲）、すなわち横軸のマス
ク上のチエックパターン寸法と縦軸の半導体チップ上の
チエックパターン寸法との関係が１：１の直線となる範
囲では、集積回路形成領域においてもその寸法範囲にお
いてマスクパターン寸法をそのまま反映していると判断
することができる。
ク上のチェックパターンを反映していることが確認され
た寸法範囲（ライン幅寸法範囲）、すなわち横軸のマス
ク上のチエックパターン寸法と縦軸の半導体チップ上の
チエックパターン寸法との関係が１：１の直線となる範
囲では、集積回路形成領域においてもその寸法範囲にお
いてマスクパターン寸法をそのまま反映していると判断
することができる。
【００２５】一方上記従来技術ではラインの幅が等差級
数的に変化してラインの微細度を示してもスペースの幅
がそれの追従して変化せず、かつ各ラインのＹ方向の寸
法（ラインの長さ寸法）は同一にして配列しているか
ら、集積回路形成領域においてマスクパターン寸法をそ
のまま反映している寸法範囲であっても、すなわちレジ
ストの塗布条件、縮小投影露光等の投影露光における露
光条件、投影露光後の現像条件等が正常で集積回路形成
領域におけるレジストパターンが所定の形状に形成され
ている場合であっても、マスク上のチェックパターンを
反映して半導体チップ上のレジストチェックパターンが
形成されない。すなわち直線（リニア）にならない。
数的に変化してラインの微細度を示してもスペースの幅
がそれの追従して変化せず、かつ各ラインのＹ方向の寸
法（ラインの長さ寸法）は同一にして配列しているか
ら、集積回路形成領域においてマスクパターン寸法をそ
のまま反映している寸法範囲であっても、すなわちレジ
ストの塗布条件、縮小投影露光等の投影露光における露
光条件、投影露光後の現像条件等が正常で集積回路形成
領域におけるレジストパターンが所定の形状に形成され
ている場合であっても、マスク上のチェックパターンを
反映して半導体チップ上のレジストチェックパターンが
形成されない。すなわち直線（リニア）にならない。
【００２６】したがって従来技術のレジストチェックパ
ターンを用いたのでは、直線にならない理由がレジスト
チェックパターンの構成に起因するのか、あるいは上記
リソブラフィ−工程の条件によるのか判別できない。
ターンを用いたのでは、直線にならない理由がレジスト
チェックパターンの構成に起因するのか、あるいは上記
リソブラフィ−工程の条件によるのか判別できない。
【００２７】本発明の目的は、半導体チップ上のレジス
トチェックパターンの占有面積を小にし、かつラインの
形状くずれ、解像度限界およびリニアリティ−特性のチ
ェックを集積回路形成領域におけるレジストパターンの
状態を正確に反映するように行ない、これによりリソグ
ラフィ−工程のによるレジストパターンの良否を判定す
る半導体装置の製造方法を提供することである。
トチェックパターンの占有面積を小にし、かつラインの
形状くずれ、解像度限界およびリニアリティ−特性のチ
ェックを集積回路形成領域におけるレジストパターンの
状態を正確に反映するように行ない、これによりリソグ
ラフィ−工程のによるレジストパターンの良否を判定す
る半導体装置の製造方法を提供することである。
【００２８】本発明の他の目的は、上記リソグラフィ−
工程に用いるフオトマスクを提供することである。
工程に用いるフオトマスクを提供することである。
【００２９】
【課題を解決するための手段】本発明の特徴は、リソグ
ラフィー工程においてレジストにチェックパターンを含
むレジストパターンを形成し、前記チェックパターンを
チエックすることにより前記レジストパターンを評価す
る半導体装置の製造方法において、前記チェックパター
ンは第１の方向に向って配列する複数のラインおよび該
ライン間のスペースから構成され、前記ラインの１ライ
ンずつおよびスペースの１スペースずつの前記第１の方
向の寸法はともに連続的に等差級数的または等比級数的
に増加もしくは減少し、かつ前記ラインの前記第１の方
向の寸法と該第１の方向の寸法と直角の第２の方向の寸
法の比率は複数のラインのそれぞれについて一定である
半導体装置の製造方法にある。ここで、前記チェックは
前記スペースを観察する解像度チェックおよび前記ライ
ンの前記第１の方向の寸法を複数のラインのそれぞれに
ついて測定するリニアリティー特性のチェックを含むこ
とができる。
ラフィー工程においてレジストにチェックパターンを含
むレジストパターンを形成し、前記チェックパターンを
チエックすることにより前記レジストパターンを評価す
る半導体装置の製造方法において、前記チェックパター
ンは第１の方向に向って配列する複数のラインおよび該
ライン間のスペースから構成され、前記ラインの１ライ
ンずつおよびスペースの１スペースずつの前記第１の方
向の寸法はともに連続的に等差級数的または等比級数的
に増加もしくは減少し、かつ前記ラインの前記第１の方
向の寸法と該第１の方向の寸法と直角の第２の方向の寸
法の比率は複数のラインのそれぞれについて一定である
半導体装置の製造方法にある。ここで、前記チェックは
前記スペースを観察する解像度チェックおよび前記ライ
ンの前記第１の方向の寸法を複数のラインのそれぞれに
ついて測定するリニアリティー特性のチェックを含むこ
とができる。
【００３０】本発明の他の特徴は、縮小投影露光を有す
るリソグラフィー工程においてレジストに選択的に露光
光を照射してチェックパターンを含むレジストパターン
を形成し、前記チェックパターンをチエックすることに
より前記レジストパターンを評価する半導体装置の製造
方法におけるレチクルマスクにおいて、前記チェックパ
ターンは第１の方向に向って配列する複数のラインおよ
び該ライン間のスペースから構成され、前記ラインの１
ラインずつおよびスペースの１スペースずつの前記第１
の方向の寸法はともに連続的に等差級数的または等比級
数的に増加もしくは減少し、かつ前記第１の方向と直角
の第２の方向の前記ラインの寸法は前記第１の方向の寸
法の増減にともなって増減し、さらに前記ラインのそれ
ぞれの平面形状は、前記第１の方向を短辺とし前記第２
の方向を長辺とする四辺形であるレチクルマスクにあ
る。ここで、前記ラインの前記第１の方向の寸法と前記
第２の方向の寸法の比率は複数のラインのそれぞれにつ
いて一定であることが好ましい。
るリソグラフィー工程においてレジストに選択的に露光
光を照射してチェックパターンを含むレジストパターン
を形成し、前記チェックパターンをチエックすることに
より前記レジストパターンを評価する半導体装置の製造
方法におけるレチクルマスクにおいて、前記チェックパ
ターンは第１の方向に向って配列する複数のラインおよ
び該ライン間のスペースから構成され、前記ラインの１
ラインずつおよびスペースの１スペースずつの前記第１
の方向の寸法はともに連続的に等差級数的または等比級
数的に増加もしくは減少し、かつ前記第１の方向と直角
の第２の方向の前記ラインの寸法は前記第１の方向の寸
法の増減にともなって増減し、さらに前記ラインのそれ
ぞれの平面形状は、前記第１の方向を短辺とし前記第２
の方向を長辺とする四辺形であるレチクルマスクにあ
る。ここで、前記ラインの前記第１の方向の寸法と前記
第２の方向の寸法の比率は複数のラインのそれぞれにつ
いて一定であることが好ましい。
【００３１】
【実施例】以下、図面を参照して本発明を説明する。
【００３２】図１（Ａ）は本発明の一実施例のレジスト
チェックパターンを示す平面図であり、従来技術の図６
乃至図９に対応して示している。すなわち図１（Ａ）で
はマスク上のチェックパターンがそのまま転写もしくは
縮小転写されたものとして図示してあり、微細パターン
における形状くずれや解像度限界は示していない。
チェックパターンを示す平面図であり、従来技術の図６
乃至図９に対応して示している。すなわち図１（Ａ）で
はマスク上のチェックパターンがそのまま転写もしくは
縮小転写されたものとして図示してあり、微細パターン
における形状くずれや解像度限界は示していない。
【００３３】また図７乃至図９の従来技術の説明とあわ
せて、本発明の図１でもライン、スペースが０．０５μ
ｍのステップで変化するとして説明する。
せて、本発明の図１でもライン、スペースが０．０５μ
ｍのステップで変化するとして説明する。
【００３４】したがってレジストがポジ型の場合は、図
１（Ａ）のライン配列と同じ遮光パターン配列がホトマ
スクに形成されており、またホトマスクが縮小投影露光
に用いるレチクルマスクでは図１（Ａ）のライン配列を
Ｘ方向およびＹ方向にそれぞれ整数倍、例えば５倍した
遮光パターン配列がこのレチクルマスクに形成されてい
る。
１（Ａ）のライン配列と同じ遮光パターン配列がホトマ
スクに形成されており、またホトマスクが縮小投影露光
に用いるレチクルマスクでは図１（Ａ）のライン配列を
Ｘ方向およびＹ方向にそれぞれ整数倍、例えば５倍した
遮光パターン配列がこのレチクルマスクに形成されてい
る。
【００３５】図１（Ａ）において、Ｘ方向に図で左から
右に向ってライン１１，１２，１３，１４，１５，１
６，１７，１８，１９が配列されており、ライン１１の
Ｘ方向の寸法すなわち幅Ｌ１は０．３μｍ，ライン１２
の幅Ｌ２は０．３５μｍ，ライン１３の幅Ｌ３は０．４
μｍ，ライン１４の幅Ｌ４は０．４５μｍ，ライン１５
の幅Ｌ５は０．５μｍ，ライン１６の幅Ｌ６は０．５５
μｍ，ライン１７の幅Ｌ７は０．６μｍ，ライン１８の
幅Ｌ８は０．６５μｍ，ライン１９の幅Ｌ９は０．７μ
ｍ，である。また、Ｘ方向に図で左から右に向ってスペ
ース２１，２２，２３，２４，２５，２６，２７，２８
が配列されており、スペース２１の幅Ｓ１は０．３μ
ｍ，スペース２２の幅Ｓ２は０．３５μｍ，スペース２
３の幅Ｓ３は０．４μｍ，スペース２４の幅Ｓ４は０．
４５μｍ，スペース２５の幅Ｓ５は０．５μｍ，スペー
ス２６の幅Ｓ６は０．５５μｍ，スペース２７の幅Ｓ７
は０．６μｍ，スペース２８の幅Ｓ８は０．６５μｍで
ある。
右に向ってライン１１，１２，１３，１４，１５，１
６，１７，１８，１９が配列されており、ライン１１の
Ｘ方向の寸法すなわち幅Ｌ１は０．３μｍ，ライン１２
の幅Ｌ２は０．３５μｍ，ライン１３の幅Ｌ３は０．４
μｍ，ライン１４の幅Ｌ４は０．４５μｍ，ライン１５
の幅Ｌ５は０．５μｍ，ライン１６の幅Ｌ６は０．５５
μｍ，ライン１７の幅Ｌ７は０．６μｍ，ライン１８の
幅Ｌ８は０．６５μｍ，ライン１９の幅Ｌ９は０．７μ
ｍ，である。また、Ｘ方向に図で左から右に向ってスペ
ース２１，２２，２３，２４，２５，２６，２７，２８
が配列されており、スペース２１の幅Ｓ１は０．３μ
ｍ，スペース２２の幅Ｓ２は０．３５μｍ，スペース２
３の幅Ｓ３は０．４μｍ，スペース２４の幅Ｓ４は０．
４５μｍ，スペース２５の幅Ｓ５は０．５μｍ，スペー
ス２６の幅Ｓ６は０．５５μｍ，スペース２７の幅Ｓ７
は０．６μｍ，スペース２８の幅Ｓ８は０．６５μｍで
ある。
【００３６】すなわち図で左から右に向って（あるいは
右から左に向って）、ラインの幅もスペースの幅もとも
に等差級数的に増加（あるいは減少）している。そして
ラインの幅とそれに一方の側（図では右側）に隣接する
スペースの幅とが一致している。さらにそれぞれのライ
ンにおいて、（Ｙ方向の寸法：長さ寸法）／（Ｘ方向の
寸法：幅寸法）＝Ｋ（一定の値）となっている。例えば
Ｋは１０でありこの場合、ライン１１，１２，１３，１
４，１５，１６，１７，１８および１９のＹ方向の寸法
はそれぞれ３．０μｍ，３．５μｍ，４．０μｍ，４．
５μｍ，５．０μｍ，５．５μｍ，６．０μｍ，６．５
μｍおよび７．０μｍである。
右から左に向って）、ラインの幅もスペースの幅もとも
に等差級数的に増加（あるいは減少）している。そして
ラインの幅とそれに一方の側（図では右側）に隣接する
スペースの幅とが一致している。さらにそれぞれのライ
ンにおいて、（Ｙ方向の寸法：長さ寸法）／（Ｘ方向の
寸法：幅寸法）＝Ｋ（一定の値）となっている。例えば
Ｋは１０でありこの場合、ライン１１，１２，１３，１
４，１５，１６，１７，１８および１９のＹ方向の寸法
はそれぞれ３．０μｍ，３．５μｍ，４．０μｍ，４．
５μｍ，５．０μｍ，５．５μｍ，６．０μｍ，６．５
μｍおよび７．０μｍである。
【００３７】図１（Ｂ）は実際に露光し現像した後のレ
ジストチェックパターンを示す平面図であり、図１
（Ｃ）は図１（Ｃ）のＢ−Ｂ部の断面図である。
ジストチェックパターンを示す平面図であり、図１
（Ｃ）は図１（Ｃ）のＢ−Ｂ部の断面図である。
【００３８】半導体基板３１の主面に形成された絶縁膜
３２上の多結晶シリコン膜３３から配線電極を形成する
ために多結晶シリコン膜３３上にポジ型のレジストパタ
ーンを形成するリソグラフィ−工程において、集積回路
形成領域とは別のチェックパターン形成領域におけるレ
ジストチェックパターンを示す。
３２上の多結晶シリコン膜３３から配線電極を形成する
ために多結晶シリコン膜３３上にポジ型のレジストパタ
ーンを形成するリソグラフィ−工程において、集積回路
形成領域とは別のチェックパターン形成領域におけるレ
ジストチェックパターンを示す。
【００３９】この例ではスペース２２，２１がライン１
３，１２，１１の広がりにより閉塞している。したがっ
てこのリソグラフィ−工程におけるレジストパターンの
解像度限界はスペース２３の幅すなわち０．４μｍであ
ると判断される。したがって集積回路形成領域に０．４
μｍより狭いスペースが設計されている場合はそのスペ
ースが閉塞されている恐れがあるから、レジストを全部
除去し新たにレジストの塗布、露光、現像のステップを
やり尚す。
３，１２，１１の広がりにより閉塞している。したがっ
てこのリソグラフィ−工程におけるレジストパターンの
解像度限界はスペース２３の幅すなわち０．４μｍであ
ると判断される。したがって集積回路形成領域に０．４
μｍより狭いスペースが設計されている場合はそのスペ
ースが閉塞されている恐れがあるから、レジストを全部
除去し新たにレジストの塗布、露光、現像のステップを
やり尚す。
【００４０】また実際の図１（Ｂ）のラインの幅寸法を
測定しマスク上のチェックパターンをそのまま転写した
場合的の図１（Ａ）におけるラインの幅（Ｘ方向）の寸
法とそれぞれのラインについて比較してリニアリティ−
特性をチェックする。
測定しマスク上のチェックパターンをそのまま転写した
場合的の図１（Ａ）におけるラインの幅（Ｘ方向）の寸
法とそれぞれのラインについて比較してリニアリティ−
特性をチェックする。
【００４１】図２にその結果を例示する。図２において
縦軸と横軸を同じスケールで表わすと、２点鎖線で示す
４５度の線にのる範囲の微細度においてマスクのパター
ンが問題なくレジストパターンとして転写されているこ
とが確認される。
縦軸と横軸を同じスケールで表わすと、２点鎖線で示す
４５度の線にのる範囲の微細度においてマスクのパター
ンが問題なくレジストパターンとして転写されているこ
とが確認される。
【００４２】図２において黒丸（●）で示す測定結果に
おいて、０．４５μｍ以上範囲がリニアであるから集積
回路形成領域内のパターンが０．４５μｍ以上のライン
とスペースで設計されていれば問題無い。０．４μｍの
パターンが含まれている場合はリニアより少しはずれて
いるからリソグラフィ−工程の再工事の実施について検
討を行なう。集積回路形成領域内に０．４μｍより微細
パターンが含まれて設計されている場合はレジストを全
部除去し新たにレジストの塗布、露光、現像のステップ
をやり尚す。
おいて、０．４５μｍ以上範囲がリニアであるから集積
回路形成領域内のパターンが０．４５μｍ以上のライン
とスペースで設計されていれば問題無い。０．４μｍの
パターンが含まれている場合はリニアより少しはずれて
いるからリソグラフィ−工程の再工事の実施について検
討を行なう。集積回路形成領域内に０．４μｍより微細
パターンが含まれて設計されている場合はレジストを全
部除去し新たにレジストの塗布、露光、現像のステップ
をやり尚す。
【００４３】ここでＸ方向の配列構成が図１のようなチ
エックパターンであっても全てのラインのＹ方向の寸法
（長さ寸法）を同一にすると、正常なリソグラフィ−工
程の結果、本来４５度の線上のリニア特性を示さなけれ
ばならない場合でも、図２の×印で示すようにリニア特
性からずれてしまう。これは長さ寸法を一定にしてある
から幅寸法が大きくなるにしたがい長さ方向の影響が大
きくなるためと思われる。したがって配列するラインの
Ｙ方向の寸法（長さ寸法）を同一にすると正確なリニア
リティ−特性チェックが困難になる。
エックパターンであっても全てのラインのＹ方向の寸法
（長さ寸法）を同一にすると、正常なリソグラフィ−工
程の結果、本来４５度の線上のリニア特性を示さなけれ
ばならない場合でも、図２の×印で示すようにリニア特
性からずれてしまう。これは長さ寸法を一定にしてある
から幅寸法が大きくなるにしたがい長さ方向の影響が大
きくなるためと思われる。したがって配列するラインの
Ｙ方向の寸法（長さ寸法）を同一にすると正確なリニア
リティ−特性チェックが困難になる。
【００４４】半導体チップ上の図１のレジストチェック
パターンのＸ方向の全長は約２０μｍであり、レジスト
は例えば住友化学社感光性レジストＰＦＩ−２６でその
膜厚は１．０８μｍで、縮小露光はニコン製ｉ線ステッ
パー（ＮＡ＝０．６）を用いて行った。
パターンのＸ方向の全長は約２０μｍであり、レジスト
は例えば住友化学社感光性レジストＰＦＩ−２６でその
膜厚は１．０８μｍで、縮小露光はニコン製ｉ線ステッ
パー（ＮＡ＝０．６）を用いて行った。
【００４５】レジストチェックパターンの全長は２０μ
ｍ程度に収まっているから、例えば１万倍のＳＥＭ写真
２枚ですべてのパターンの様子を把握することができ解
像度のチェックを行なうことができる。
ｍ程度に収まっているから、例えば１万倍のＳＥＭ写真
２枚ですべてのパターンの様子を把握することができ解
像度のチェックを行なうことができる。
【００４６】また各ラインの寸法を例えば日立製Ｓ−６
１００等の測長ＳＥＭを用いて計測したときに得られた
パターンの測定寸法をマスクの寸法の関数として示すリ
ニアリティ−特性の上記図２の測定において、測長ＳＥ
Ｍの限られた領域にすべてのパターンがあるために一回
の走査で全てのパターン寸法を算出することが可能であ
る。
１００等の測長ＳＥＭを用いて計測したときに得られた
パターンの測定寸法をマスクの寸法の関数として示すリ
ニアリティ−特性の上記図２の測定において、測長ＳＥ
Ｍの限られた領域にすべてのパターンがあるために一回
の走査で全てのパターン寸法を算出することが可能であ
る。
【００４７】図４は本発明の実施例が対象とする半導体
ウエハ（Ａ）およびレチクルマスク（Ｂ）の概要を示す
平面図である。
ウエハ（Ａ）およびレチクルマスク（Ｂ）の概要を示す
平面図である。
【００４８】図４（Ａ）に示す半導体ウエハ４０内に多
数の半導体チップ４１が切断領域（スクライブ領域）４
４に囲まれて配置されている。各半導体チップ４１内に
集積回路形成領域４２と別にチエックパターン形成領域
４３を有し、このチエックパターン形成領域４３に図１
に示したレジストチェックパターンが形成される。
数の半導体チップ４１が切断領域（スクライブ領域）４
４に囲まれて配置されている。各半導体チップ４１内に
集積回路形成領域４２と別にチエックパターン形成領域
４３を有し、このチエックパターン形成領域４３に図１
に示したレジストチェックパターンが形成される。
【００４９】また図４（Ｂ）に示すように、リソグラフ
ィー工程において各半導体チップごとに１ショットずつ
５：１に縮小投影露光するレチクルマスク５０の１個の
半導体チップに対応する領域５１内にも、集積回路形成
領域４２を露光する素子パターン領域５２とチエックパ
ターン形成領域４３を露光するチエックパターン領域５
３を有し、それぞれ半導体チップ上のレジストパターン
の５倍の寸法のマスクパターンが形成されている。
ィー工程において各半導体チップごとに１ショットずつ
５：１に縮小投影露光するレチクルマスク５０の１個の
半導体チップに対応する領域５１内にも、集積回路形成
領域４２を露光する素子パターン領域５２とチエックパ
ターン形成領域４３を露光するチエックパターン領域５
３を有し、それぞれ半導体チップ上のレジストパターン
の５倍の寸法のマスクパターンが形成されている。
【００５０】図３はこのリソグラフィー工程における集
積回路形成領域４２の状態を示す図である。図３（Ａ）
は、図１（Ａ）と同様に、多結晶シリコン膜３３上のレ
ジストパターンがマスクのパターンどうりに形成された
場合である。ここではレジストパターンのライン３４の
幅もその間のスペース３５の幅も０．５μｍを例示して
いるから図１において説明したチェックにより解像度も
リニアリティ−特性も問題ないと判定され、事実図３
（Ｂ）に平面図で示し、図３（Ｃ）に図３（Ｂ）のＣ−
Ｃ部の断面図で示すように実際のレジストパターンはマ
スクパターンを正確に転写されて形成される。
積回路形成領域４２の状態を示す図である。図３（Ａ）
は、図１（Ａ）と同様に、多結晶シリコン膜３３上のレ
ジストパターンがマスクのパターンどうりに形成された
場合である。ここではレジストパターンのライン３４の
幅もその間のスペース３５の幅も０．５μｍを例示して
いるから図１において説明したチェックにより解像度も
リニアリティ−特性も問題ないと判定され、事実図３
（Ｂ）に平面図で示し、図３（Ｃ）に図３（Ｂ）のＣ−
Ｃ部の断面図で示すように実際のレジストパターンはマ
スクパターンを正確に転写されて形成される。
【００５１】そして上記チエックパターン形成領域４３
におけるレジストチエックパターンをチェックすること
によりこのリソグラフィー工程は問題なく行われたこと
が確認できたので、図３（Ｄ）に示すようにレジストパ
ターンをマスクにして多結晶シリコン膜３３を選択的に
エッチング除去して配線電極パターン３３Ｗを形成す
る。またこのエッチング工程で図１（Ｃ）の多結晶シリ
コン膜３３も選択的にエッチングされる。
におけるレジストチエックパターンをチェックすること
によりこのリソグラフィー工程は問題なく行われたこと
が確認できたので、図３（Ｄ）に示すようにレジストパ
ターンをマスクにして多結晶シリコン膜３３を選択的に
エッチング除去して配線電極パターン３３Ｗを形成す
る。またこのエッチング工程で図１（Ｃ）の多結晶シリ
コン膜３３も選択的にエッチングされる。
【００５２】図５は本発明の他の実施例を示す平面図で
ある。図５は図１（Ａ）と同様にマスク上のチェックパ
ターンがそのまま転写もしくは縮小転写されたものとし
て図示してあり、微細パターンにおける形状くずれや解
像度限界は示していない。また図５において図１（Ａ）
と同一もしくは類似の機能の箇所は同じ符号を付けてあ
るから重複する説明は省略する。
ある。図５は図１（Ａ）と同様にマスク上のチェックパ
ターンがそのまま転写もしくは縮小転写されたものとし
て図示してあり、微細パターンにおける形状くずれや解
像度限界は示していない。また図５において図１（Ａ）
と同一もしくは類似の機能の箇所は同じ符号を付けてあ
るから重複する説明は省略する。
【００５３】図１の実施例ではラインもスペースも等差
級数的に変化したのに対し、この図５に示す実施例では
ラインもスペースも等差級数的に変化している。
級数的に変化したのに対し、この図５に示す実施例では
ラインもスペースも等差級数的に変化している。
【００５４】例えば、ライン１１およびスペース２１の
Ｘ方向の寸法すなわち幅寸法が０．３μｍで公比１．０
５とすると、ライン１２およびスペース２２の幅寸法は
０．３１５（０．３×１．０５）μｍ、ライン１３およ
びスペース２３の幅寸法は０．３３１（０．３×１．０
５2 ）μｍ、ライン１４およびスペース２４の幅寸法は
０．３４７（０．３×１．０５3 ）、ライン１５および
スペース２５の幅寸法は０．３６５（０．３×１．０５
4 ）…………と図で左から右に等比級数的に増加してい
る。
Ｘ方向の寸法すなわち幅寸法が０．３μｍで公比１．０
５とすると、ライン１２およびスペース２２の幅寸法は
０．３１５（０．３×１．０５）μｍ、ライン１３およ
びスペース２３の幅寸法は０．３３１（０．３×１．０
５2 ）μｍ、ライン１４およびスペース２４の幅寸法は
０．３４７（０．３×１．０５3 ）、ライン１５および
スペース２５の幅寸法は０．３６５（０．３×１．０５
4 ）…………と図で左から右に等比級数的に増加してい
る。
【００５５】この実施例では、左側における幅の差が小
になり、右側にいくにしたがい幅の差が大になるから、
チェックパターン占有面積が定められておりかつ微細パ
ターンにおけるきめの細かいチェックが特に必要な場合
にこの実施例が有効である。また図５でも図１と同様に
各ラインにおけるＹ方向の寸法とＸ方向の寸法の比率は
一定である。
になり、右側にいくにしたがい幅の差が大になるから、
チェックパターン占有面積が定められておりかつ微細パ
ターンにおけるきめの細かいチェックが特に必要な場合
にこの実施例が有効である。また図５でも図１と同様に
各ラインにおけるＹ方向の寸法とＸ方向の寸法の比率は
一定である。
【００５６】
【発明の効果】以上説明したように本発明のチェックパ
ターンは、ラインおよびスペースが同一方向に連続的に
等差級数的または等比級数的に増加もしくは減少し、か
つ配列方向と直角のの方向のラインの寸法は配列方向の
方向の寸法の増減にともなって増減している構成となっ
ているから、チェックパターンの占有面積を増加させる
ことなくスペースにおける解像度限界のチェックおよび
ラインにおけるリニアリティ−特性のチェックを効率的
に行なうことができる。
ターンは、ラインおよびスペースが同一方向に連続的に
等差級数的または等比級数的に増加もしくは減少し、か
つ配列方向と直角のの方向のラインの寸法は配列方向の
方向の寸法の増減にともなって増減している構成となっ
ているから、チェックパターンの占有面積を増加させる
ことなくスペースにおける解像度限界のチェックおよび
ラインにおけるリニアリティ−特性のチェックを効率的
に行なうことができる。
【００５７】したがってリソグラフィー工程の良否を正
確に判定することができるから生産性よく半導体装置を
製造することが可能になる。
確に判定することができるから生産性よく半導体装置を
製造することが可能になる。
【図１】本発明の一実施例のレジストチエックパターン
を説明する図である。
を説明する図である。
【図２】本発明の実施例におけるリニアリティ−特性を
説明する図である。
説明する図である。
【図３】本発明の実施例において集積回路形成領域に形
成されるパターンを例示して説明する図である。
成されるパターンを例示して説明する図である。
【図４】本発明の実施例における半導体ウエハおよびレ
チクルマスクの概要を例示した図である。
チクルマスクの概要を例示した図である。
【図５】本発明の他の実施例のレジストチエックパター
ンを説明する図である。
ンを説明する図である。
【図６】従来技術を示す図である。
【図７】他の従来技術を示す図である
【図８】別の従来技術を示す図である。
【図９】さらに別の従来技術を示す図である。
１１，１２，１３，１４，１５，１６，１７，１８，１
９ ライン ２１，２２，２３，２４，２５，２６，２７，２８
スペース ３１ 半導体基板 ３２ 絶縁膜 ３３ 多結晶シリコン膜 ３３Ａ 電極配線パターン ３４ 素子形成領域のレジストパターン ４０ 半導体ウエハ ４１ 半導体チップ ４２ 素子形成領域 ４３ チエックパターン形成領域 ４４ 切断領域 ５０ レチクルマスク ５２ 素子パターン領域 ５３ チエックパターン領域 ６０，６１，６２，６３，６４，６５，６６，６７
ライン ７０，７１，７２，７３，７４，７５，７６ スペー
ス ８１，８２，８３ チエックパターン
９ ライン ２１，２２，２３，２４，２５，２６，２７，２８
スペース ３１ 半導体基板 ３２ 絶縁膜 ３３ 多結晶シリコン膜 ３３Ａ 電極配線パターン ３４ 素子形成領域のレジストパターン ４０ 半導体ウエハ ４１ 半導体チップ ４２ 素子形成領域 ４３ チエックパターン形成領域 ４４ 切断領域 ５０ レチクルマスク ５２ 素子パターン領域 ５３ チエックパターン領域 ６０，６１，６２，６３，６４，６５，６６，６７
ライン ７０，７１，７２，７３，７４，７５，７６ スペー
ス ８１，８２，８３ チエックパターン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−264838（ＪＰ，Ａ) 特開 平２−291142（ＪＰ，Ａ) 特開 昭63−19830（ＪＰ，Ａ) 特開 昭64−7043（ＪＰ，Ａ) 特開 平３−266449（ＪＰ，Ａ) 特開 平２−307266（ＪＰ，Ａ) 特開 昭49−79472（ＪＰ，Ａ) 特開 平４−312946（ＪＰ，Ａ) 特開 昭63−66934（ＪＰ，Ａ) 特開 昭56−162834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G03F 1/08 H01L 21/027
Claims (7)
- 【請求項１】 リソグラフィー工程においてレジストに
チェックパターンを含むレジストパターンを形成し、前
記チェックパターンをチエックすることにより前記レジ
ストパターンを評価する半導体装置の製造方法におい
て、前記チェックパターンは第１の方向に向って配列す
る複数のラインおよび該ライン間のスペースから構成さ
れ、前記ラインの１ラインずつおよびスペースの１スペ
ースずつの前記第１の方向の寸法はともに連続的に等差
級数的または等比級数的に増加もしくは減少し、かつ前
記ラインの前記第１の方向の寸法と該第１の方向と直角
の第２の方向の寸法の比率は複数のラインのそれぞれに
ついて一定であることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記チェックは前記スペースを観察する
解像度チェックおよび前記ラインの前記第１の方向の寸
法を複数のラインのそれぞれについて測定するリニアリ
ティー特性のチェックを含むことを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記レジストパターンは０．４５μｍ以
上のラインとスペースで設計されていることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 請求項１記載のリソグラフィー工程にお
いて前記レジストに選択的に露光光を照射する際に用い
るフォトマスク。 - 【請求項５】 前記リソグラフィー工程は縮小投影露光
を有する工程であり、前記マスクはレチクルマスクであ
ることを特徴とする請求項４記載のフォトマスク。 - 【請求項６】 縮小投影露光を有するリソグラフィー工
程においてレジストに選択的に露光光を照射してチェッ
クパターンを含むレジストパターンを形成し、前記チェ
ックパターンをチエックすることにより前記レジストパ
ターンを評価する半導体装置の製造方法におけるレチク
ルマスクにおいて、前記チェックパターンは第１の方向
に向って配列する複数のラインおよび該ライン間のスペ
ースから構成され、前記ラインの１ラインずつおよびス
ペースの１スペースずつの前記第１の方向の寸法はとも
に連続的に等差級数的または等比級数的に増加もしくは
減少し、かつ前記第１の方向と直角の第２の方向の前記
ラインの寸法は前記第１の方向の寸法の増減にともなっ
て増減し、さらに前記ラインのそれぞれの平面形状は、
前記第１の方向を短辺とし前記第２の方向を長辺とする
四辺形であることを特徴とするレチクルマスク。 - 【請求項７】 前記ラインの前記第１の方向の寸法と前
記第２の方向の寸法の比率は複数のラインのそれぞれに
ついて一定であることを特徴とする請求項６記載のレチ
クルマスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23656094A JP2820039B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法およびフォトマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23656094A JP2820039B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法およびフォトマスク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102435A JPH08102435A (ja) | 1996-04-16 |
| JP2820039B2 true JP2820039B2 (ja) | 1998-11-05 |
Family
ID=17002455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23656094A Expired - Fee Related JP2820039B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法およびフォトマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020091632A (ko) * | 2001-05-31 | 2002-12-06 | 엘지.필립스 엘시디 주식회사 | 슬릿형 포토 마스크 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319830A (ja) * | 1986-07-14 | 1988-01-27 | Oki Electric Ind Co Ltd | 解像度チエツク用パタ−ン |
| JPH02291142A (ja) * | 1989-04-29 | 1990-11-30 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH03266449A (ja) * | 1990-03-15 | 1991-11-27 | Nec Corp | 機能評価用基板 |
| JPH03264838A (ja) * | 1990-03-15 | 1991-11-26 | Fujitsu Ltd | レンズの解像力検査用パターン |
-
1994
- 1994-09-30 JP JP23656094A patent/JP2820039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102435A (ja) | 1996-04-16 |
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