JP2853471B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2853471B2 JP2853471B2 JP4231680A JP23168092A JP2853471B2 JP 2853471 B2 JP2853471 B2 JP 2853471B2 JP 4231680 A JP4231680 A JP 4231680A JP 23168092 A JP23168092 A JP 23168092A JP 2853471 B2 JP2853471 B2 JP 2853471B2
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- Japan
- Prior art keywords
- pattern
- integrated circuit
- circuit device
- semiconductor integrated
- check pattern
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は素子形成用のレジスト膜
パターンの状態をチェック用のレジスト膜パターンでモ
ニタするリソグラフィ工程を有する半導体集積回路装置
の製造方法に関する。
パターンの状態をチェック用のレジスト膜パターンでモ
ニタするリソグラフィ工程を有する半導体集積回路装置
の製造方法に関する。
【０００２】
【従来の技術】例えば、多結晶シリコンゲート電極を形
成するリソグラフィ工程においては、半導体基板の一主
面に設けられたゲート絶縁膜上及びフィールド絶縁膜上
の全面に多結晶シリコン膜を堆積させ、その上にポジテ
ィブタイプのレジスト膜を塗布し、このレジスト膜に縮
小投影露光等を施し、次いで、現像を行って所定のレジ
ストパターンを得る。
成するリソグラフィ工程においては、半導体基板の一主
面に設けられたゲート絶縁膜上及びフィールド絶縁膜上
の全面に多結晶シリコン膜を堆積させ、その上にポジテ
ィブタイプのレジスト膜を塗布し、このレジスト膜に縮
小投影露光等を施し、次いで、現像を行って所定のレジ
ストパターンを得る。
【０００３】そして、このレジストパターンをマスクと
して多結晶シリコン膜を選択的にエッチング除去するこ
とにより、所定のパターンのゲート電極及び多結晶シリ
コン配線層を得る。この場合に、多結晶シリコン膜のエ
ッチングが完了した後、これらの電極及び配線層の形状
チェックを行うことにより、マスクとして用いたレジス
トパターンに起因した形状不良を発見しても、もはや再
工事は不可能である。従って、多結晶シリコン膜のエッ
チング工程を実施する前に、レジストの現像後に所定の
レジストパターンが得られているか否かをチェックする
必要がある。正しいマスクを使用して正しい条件で露光
すれば所定のレジストパターンが得られるはずである。
して多結晶シリコン膜を選択的にエッチング除去するこ
とにより、所定のパターンのゲート電極及び多結晶シリ
コン配線層を得る。この場合に、多結晶シリコン膜のエ
ッチングが完了した後、これらの電極及び配線層の形状
チェックを行うことにより、マスクとして用いたレジス
トパターンに起因した形状不良を発見しても、もはや再
工事は不可能である。従って、多結晶シリコン膜のエッ
チング工程を実施する前に、レジストの現像後に所定の
レジストパターンが得られているか否かをチェックする
必要がある。正しいマスクを使用して正しい条件で露光
すれば所定のレジストパターンが得られるはずである。
【０００４】しかしながら、レジストの塗布条件、縮小
投影露光の条件、現像条件等のゆらぎ又は設定ミス等の
要因により、パターンとパターンとが接続されたものに
なったり、パターンがくずれて所望の形状及び所望の寸
法が得られなくなってしまう場合がある。このような現
象をチェックするためには、素子形成領域におけるパタ
ーンと同一の幅及び間隔を有するチェックパターンを形
成するようにしておき、そのチェックパターンにおいて
所定の寸法が維持されていることを確認すればよい。こ
れは目視によって行うことができる。そして、このチェ
ックパターンにおいて不都合が発見された場合に、レジ
スト膜を全部取り除き、再度レジストの塗布、露光及び
現像の各工程を実施することにより再工事が可能とな
る。
投影露光の条件、現像条件等のゆらぎ又は設定ミス等の
要因により、パターンとパターンとが接続されたものに
なったり、パターンがくずれて所望の形状及び所望の寸
法が得られなくなってしまう場合がある。このような現
象をチェックするためには、素子形成領域におけるパタ
ーンと同一の幅及び間隔を有するチェックパターンを形
成するようにしておき、そのチェックパターンにおいて
所定の寸法が維持されていることを確認すればよい。こ
れは目視によって行うことができる。そして、このチェ
ックパターンにおいて不都合が発見された場合に、レジ
スト膜を全部取り除き、再度レジストの塗布、露光及び
現像の各工程を実施することにより再工事が可能とな
る。
【０００５】従来のチェックパターンとしては、図６に
示すように、帯状のレジスト１１間に形成される間隔を
順次変化させ、解像度の限界点が判別できるようにした
ものがある。このチェックパターンは同一の間隔を有す
るレジストパターンのうちで最も感度が高く、判別が容
易である利点がある。
示すように、帯状のレジスト１１間に形成される間隔を
順次変化させ、解像度の限界点が判別できるようにした
ものがある。このチェックパターンは同一の間隔を有す
るレジストパターンのうちで最も感度が高く、判別が容
易である利点がある。
【０００６】しかしながら、前述したチェックパターン
は、半導体ウェハ上に比較的広大な領域を用意する必要
があり、本来の素子領域にあてられるべき面積が減少し
てしまい、製造原価の上昇につながるという欠点があ
る。
は、半導体ウェハ上に比較的広大な領域を用意する必要
があり、本来の素子領域にあてられるべき面積が減少し
てしまい、製造原価の上昇につながるという欠点があ
る。
【０００７】この対策としてチェックパターンを比較的
小面積に設計した従来例を図７に示す。このチェックパ
ターンは、レジスト１２の開口部として形成される長方
形のパターンの配列となっており、一辺の長さが順次変
化しているものである。
小面積に設計した従来例を図７に示す。このチェックパ
ターンは、レジスト１２の開口部として形成される長方
形のパターンの配列となっており、一辺の長さが順次変
化しているものである。
【０００８】このチェックパターンは一辺長が20μｍの
正方形の領域内に収めることができるので、半導体製造
装置の各リソグラフィ工程で用いたとしても、小面積の
領域で十分であり、且つ、各工程で同一寸法のパターン
を導入することが可能であるから、チェックする際の判
断基準を統一することができ、効率よく運用することが
できるという利点を有する。
正方形の領域内に収めることができるので、半導体製造
装置の各リソグラフィ工程で用いたとしても、小面積の
領域で十分であり、且つ、各工程で同一寸法のパターン
を導入することが可能であるから、チェックする際の判
断基準を統一することができ、効率よく運用することが
できるという利点を有する。
【０００９】
【発明が解決しようとする課題】しかしながら、この図
７に示す従来のチェックパターンは、図８に示す構造を
有しており、これをその真上から金属顕微鏡で観察する
際、微細な穴１３がレジスト１２の底部まで解像してい
るかどうかの判断に、時間と熟練を要するという欠点が
ある。
７に示す従来のチェックパターンは、図８に示す構造を
有しており、これをその真上から金属顕微鏡で観察する
際、微細な穴１３がレジスト１２の底部まで解像してい
るかどうかの判断に、時間と熟練を要するという欠点が
ある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、レジストの解像度を容易に且つ正確に判断
することができ、小面積でチェックパターンを設けるこ
とができる半導体集積回路装置の製造方法を提供するこ
とを目的とする。
のであって、レジストの解像度を容易に且つ正確に判断
することができ、小面積でチェックパターンを設けるこ
とができる半導体集積回路装置の製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路装置の製造方法は、レジスト膜に素子形成用パター
ンとこの素子形成用パターンをモニタするチェックパタ
ーンとを同時にパターニング形成するリソグラフィ工程
を有する半導体集積回路装置の製造方法において、前記
チェックパターンは、前記レジスト膜を除去した部分に
より形成される３本以上の第１の線形パターンが相互間
に所定の間隔を有して所定の方向に延び、且つ、前記レ
ジスト膜を除去した部分により形成される３本以上の第
２の線形パターンが相互間に所定の間隔を有して前記所
定の方向と実質的に直交する方向に延び、前記第１及び
第２の線形パターンは相互に交差して配列されているこ
とを特徴とする。
回路装置の製造方法は、レジスト膜に素子形成用パター
ンとこの素子形成用パターンをモニタするチェックパタ
ーンとを同時にパターニング形成するリソグラフィ工程
を有する半導体集積回路装置の製造方法において、前記
チェックパターンは、前記レジスト膜を除去した部分に
より形成される３本以上の第１の線形パターンが相互間
に所定の間隔を有して所定の方向に延び、且つ、前記レ
ジスト膜を除去した部分により形成される３本以上の第
２の線形パターンが相互間に所定の間隔を有して前記所
定の方向と実質的に直交する方向に延び、前記第１及び
第２の線形パターンは相互に交差して配列されているこ
とを特徴とする。
【００１２】
【作用】本発明においては、レジストの解像度をスリッ
トとスリットの交差部分を比較して判断できるので、容
易に正確な判断ができる。
トとスリットの交差部分を比較して判断できるので、容
易に正確な判断ができる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１４】図１，図２はいずれも本発明の実施例のチ
ェックパターンを示す平面図である。なお、図中の寸法
値は単位がμｍであり、その一例を記載したものであ
る。図１はコンタクト開口等の工程で用いるチェックパ
ターンであり、レジスト１のスリットによってチェック
パターン２が形成されている状態が示されている。チェ
ックパターン２は幅が例えば0.5μｍで、長さが例えば1
1.5μｍのスリットパターンを例えば間隔5μｍで３本配
列したものが２組直交して配置されており、田の字形の
スリットパターンとして形成されている。
ェックパターンを示す平面図である。なお、図中の寸法
値は単位がμｍであり、その一例を記載したものであ
る。図１はコンタクト開口等の工程で用いるチェックパ
ターンであり、レジスト１のスリットによってチェック
パターン２が形成されている状態が示されている。チェ
ックパターン２は幅が例えば0.5μｍで、長さが例えば1
1.5μｍのスリットパターンを例えば間隔5μｍで３本配
列したものが２組直交して配置されており、田の字形の
スリットパターンとして形成されている。
【００１５】図２はゲート電極等の工程で用いるチェッ
クパターンである。レジスト３によって図１と同様の田
の字形のチェックパターン４が形成されている。
クパターンである。レジスト３によって図１と同様の田
の字形のチェックパターン４が形成されている。
【００１６】これらの形状のパターン２，４はスリット
が交差する箇所は交差しない箇所に比してレジストの解
像が容易になるので、例えば、図３に示すように、交差
していないスリット５が解像しない条件でもスリットが
交差する箇所６だけは解像しているという状態にするこ
とができる。この性質を利用することにより、田の字形
のチェックパターンの外観形状を観察することによっ
て、レジストの解像の状態を直視的に判断することがで
き、従来のチェックパターンに比して容易に正確な判断
を下すことができるという利点を有する。
が交差する箇所は交差しない箇所に比してレジストの解
像が容易になるので、例えば、図３に示すように、交差
していないスリット５が解像しない条件でもスリットが
交差する箇所６だけは解像しているという状態にするこ
とができる。この性質を利用することにより、田の字形
のチェックパターンの外観形状を観察することによっ
て、レジストの解像の状態を直視的に判断することがで
き、従来のチェックパターンに比して容易に正確な判断
を下すことができるという利点を有する。
【００１７】図４は本発明の第２の実施例を説明するた
めの平面図である。レジスト９に設けられたチェックパ
ターン７は幅が例えば0.3μｍ乃至0.7μｍのスリットが
例えば間隔5μｍで順次並べられたものが２組直交して
形成されて構成されている。このパターンは種々の幅の
スリット及びスリットの交差からなるので、解像度の限
界をより精密に判断することができるという利点を有す
る。しかし、このチェックパターン７は比較的面積が大
きくなるので、チェックパターン用領域に余裕のある場
合に利用するのが好ましい。
めの平面図である。レジスト９に設けられたチェックパ
ターン７は幅が例えば0.3μｍ乃至0.7μｍのスリットが
例えば間隔5μｍで順次並べられたものが２組直交して
形成されて構成されている。このパターンは種々の幅の
スリット及びスリットの交差からなるので、解像度の限
界をより精密に判断することができるという利点を有す
る。しかし、このチェックパターン７は比較的面積が大
きくなるので、チェックパターン用領域に余裕のある場
合に利用するのが好ましい。
【００１８】図５は本発明の第３の実施例を説明するた
めの平面図である。このチェックパターン８は図３のパ
ターンから一部分を切り出した田の字形のパターンであ
り、小面積で、且つ、解像度の限界点をある程度精密に
判断すべき用途に適している。
めの平面図である。このチェックパターン８は図３のパ
ターンから一部分を切り出した田の字形のパターンであ
り、小面積で、且つ、解像度の限界点をある程度精密に
判断すべき用途に適している。
【００１９】
【発明の効果】以上説明したように本発明のチェックパ
ターンは、レジストの解像度をスリット部とスリットの
交差部とを比較して判断できるので、従来のチェックパ
ターンに比して容易に正確な判断ができるという効果を
有する。また、比較的小面積で設計することが可能なの
で、半導体集積回路装置の製造工程であるリソグラフィ
工程の全工程にわたって適用することも可能であり、製
造ライン全体の管理にも有効に作用するという効果を有
する。
ターンは、レジストの解像度をスリット部とスリットの
交差部とを比較して判断できるので、従来のチェックパ
ターンに比して容易に正確な判断ができるという効果を
有する。また、比較的小面積で設計することが可能なの
で、半導体集積回路装置の製造工程であるリソグラフィ
工程の全工程にわたって適用することも可能であり、製
造ライン全体の管理にも有効に作用するという効果を有
する。
【図１】本発明の実施例のチェックパターンを示す平面
図である。
図である。
【図２】本発明の実施例のチェックパターンを示す平面
図である。
図である。
【図３】同じくその作用を示す実施例の平面図である。
【図４】本発明の第２の実施例のチェックパターンを示
す平面図である。
す平面図である。
【図５】本発明の第３の実施例のチェックパターンを示
す平面図である。
す平面図である。
【図６】従来のチェックパターンを示す平面図である。
【図７】従来の他のチェックパターンを示す平面図であ
る。
る。
【図８】従来の他のチェックパターンを示す断面図であ
る。
る。
１，３，１１，１２；レジスト ２，４，７，８；チェックパターン ５；解像していないスリット ６；解像しているスリットの交差箇所
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−129414（ＪＰ，Ａ) 特開 平２−111009（ＪＰ，Ａ) 特開 昭63−287855（ＪＰ，Ａ) 特開 昭61−108136（ＪＰ，Ａ) 特開 平４−255212（ＪＰ，Ａ) 特開 平２−291142（ＪＰ，Ａ) 特開 平４−44307（ＪＰ，Ａ) 特開 昭63−19830（ＪＰ，Ａ) 実開 昭60−59529（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (3)
- 【請求項１】 レジスト膜に素子形成用パターンとこの
素子形成用パターンをモニタするチェックパターンとを
同時にパターニング形成するリソグラフィ工程を有する
半導体集積回路装置の製造方法において、前記チェック
パターンは、前記レジスト膜を除去した部分により形成
される３本以上の第１の線形パターンが相互間に所定の
間隔を有して所定の方向に延び、且つ、前記レジスト膜
を除去した部分により形成される３本以上の第２の線形
パターンが相互間に所定の間隔を有して前記所定の方向
と実質的に直交する方向に延び、前記第１及び第２の線
形パターンは相互に交差して配列されていることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】 前記第１の線形パターンの幅が１μｍ以
下であり、且つその配列方向に向って順次変化すると共
に、前記第２の線形パターンの幅が１μｍ以下であり、
且つその配列方向に向って順次変化していることを特徴
とする請求項１に記載の半導体集積回路装置の製造方
法。 - 【請求項３】 前記チェックパターンは３本の夫々第１
及び第２線形パターンにより田の字形に形成されている
ことを特徴とする請求項１又は２に記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231680A JP2853471B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231680A JP2853471B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684744A JPH0684744A (ja) | 1994-03-25 |
| JP2853471B2 true JP2853471B2 (ja) | 1999-02-03 |
Family
ID=16927309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231680A Expired - Lifetime JP2853471B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853471B2 (ja) |
-
1992
- 1992-08-31 JP JP4231680A patent/JP2853471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684744A (ja) | 1994-03-25 |
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