JPH0548928B2 - - Google Patents
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- JPH0548928B2 JPH0548928B2 JP62188169A JP18816987A JPH0548928B2 JP H0548928 B2 JPH0548928 B2 JP H0548928B2 JP 62188169 A JP62188169 A JP 62188169A JP 18816987 A JP18816987 A JP 18816987A JP H0548928 B2 JPH0548928 B2 JP H0548928B2
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- etching
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- 239000004065 semiconductor Substances 0.000 claims description 26
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホトエツチング方法に関し、特に縮小
投影型露光装置を用いても半導体ウエーハの被エ
ツチング膜の寸法が均一に形成されるホトエツチ
ング方法に関する。
投影型露光装置を用いても半導体ウエーハの被エ
ツチング膜の寸法が均一に形成されるホトエツチ
ング方法に関する。
近年、半導体集積回路は、高集積化が進みそれ
に伴つて各部寸法がますます微細になつている。
そのため、現在では、半導体装置のパターンを形
成する露光装置として、ステツプアンドリピート
方式の縮小投影型露光装置が主流となつている。
に伴つて各部寸法がますます微細になつている。
そのため、現在では、半導体装置のパターンを形
成する露光装置として、ステツプアンドリピート
方式の縮小投影型露光装置が主流となつている。
以下、この縮小投影型露光装置を用いた半導体
ウエーハ上の被エツチング膜のエツチング方法に
つき説明する。第５図はエツチングする前のホト
レジストの状態を示すものである。半導体ウエー
ハ１の周縁部２のチツプは、もともと不良となる
ことが多いので、この部分のチツプを確実に不良
にするためと同時に、半導体ウエーハ１の１枚当
たりの露光時間を短くするためにわざと露光させ
ないでおく。この周縁部２を除いた部分（以下中
央部３とする）は通常の露光条件とする。
ウエーハ上の被エツチング膜のエツチング方法に
つき説明する。第５図はエツチングする前のホト
レジストの状態を示すものである。半導体ウエー
ハ１の周縁部２のチツプは、もともと不良となる
ことが多いので、この部分のチツプを確実に不良
にするためと同時に、半導体ウエーハ１の１枚当
たりの露光時間を短くするためにわざと露光させ
ないでおく。この周縁部２を除いた部分（以下中
央部３とする）は通常の露光条件とする。
なお、以下の説明はポジ型レジストを前提とす
る。
る。
上記のように、周縁部２、中央部３とを露光の
有無で半導体ウエーハ１上で画然とわけた状態で
は、中央部２の端部では周縁部２に対してエツチ
ング状況が異なつてくるため、エツチング速度が
中央部３の主要中心部より早いかもしくは遅くな
る。このことは、等方性エツチングで顕著である
が、異方性エツチングでも起こりうる。そのた
め、例えば半導体ウエーハ１上の各チツプに形成
した厚さ0.4μｍのリンを含んだポリシリコン膜を
フツ酸と硝酸の混合液でエツチングすると第６図
に示すようにＬ−L′線で示した一方向のポリシリ
コン膜の寸法データが均一でなくなる。この寸法
データは、半導体装置内の容量素子の寸法データ
を示すもので、ホトマスクとしては抜きパターン
になる場合であつて、この図に示すように、エツ
チング状態のバラツキが約0.6μｍと非常に大き
く、周縁部では、オーバーエツチングが激しい。
また、図示しなかつたが、局部的にオーバーエツ
チングやアンダーエツチングも発生している。
有無で半導体ウエーハ１上で画然とわけた状態で
は、中央部２の端部では周縁部２に対してエツチ
ング状況が異なつてくるため、エツチング速度が
中央部３の主要中心部より早いかもしくは遅くな
る。このことは、等方性エツチングで顕著である
が、異方性エツチングでも起こりうる。そのた
め、例えば半導体ウエーハ１上の各チツプに形成
した厚さ0.4μｍのリンを含んだポリシリコン膜を
フツ酸と硝酸の混合液でエツチングすると第６図
に示すようにＬ−L′線で示した一方向のポリシリ
コン膜の寸法データが均一でなくなる。この寸法
データは、半導体装置内の容量素子の寸法データ
を示すもので、ホトマスクとしては抜きパターン
になる場合であつて、この図に示すように、エツ
チング状態のバラツキが約0.6μｍと非常に大き
く、周縁部では、オーバーエツチングが激しい。
また、図示しなかつたが、局部的にオーバーエツ
チングやアンダーエツチングも発生している。
このような従来のホトエツチング方法は、半導
体ウエーハ全体としてエツチングが均等に行なわ
れずに、上述したように半導体ウエーハ上でオー
バーエツチングやアンダーエツチングが発生し
て、集積回路の各素子、もしくは各部の寸法のバ
ラツキが大きくなり、微細な構造を有する集積回
路の形成を困難にしている。
体ウエーハ全体としてエツチングが均等に行なわ
れずに、上述したように半導体ウエーハ上でオー
バーエツチングやアンダーエツチングが発生し
て、集積回路の各素子、もしくは各部の寸法のバ
ラツキが大きくなり、微細な構造を有する集積回
路の形成を困難にしている。
本発明は、上記の問題を解決するホトエツチン
グ方法の提供を目的としたものである。
グ方法の提供を目的としたものである。
本発明は、半導体ウエーハ上の被エツチング膜
を縮小投影型露光装置で選択的に露光し、該露光
部をエツチングするホトエツチング方法におい
て、前記半導体ウエーハの周縁部とその他の部分
との露光時間を変えてホトレジストを露光し、被
エツチング膜を選択的にエツチングするようにし
たものである。
を縮小投影型露光装置で選択的に露光し、該露光
部をエツチングするホトエツチング方法におい
て、前記半導体ウエーハの周縁部とその他の部分
との露光時間を変えてホトレジストを露光し、被
エツチング膜を選択的にエツチングするようにし
たものである。
本発明では、半導体ウエーハの露光を従来のよ
うに非露光部・露光部と画然とわけて行なわず、
周縁部もある程度の露光を行ない、中央の露光条
件を正常のものとすれば、その境界部分でも、周
縁部との関係からエツチング状況が中央部の中心
部に対してそれ程差が生じない。そのためエツチ
ングにより形成した非エツチング膜の寸法の均一
性が改善される。
うに非露光部・露光部と画然とわけて行なわず、
周縁部もある程度の露光を行ない、中央の露光条
件を正常のものとすれば、その境界部分でも、周
縁部との関係からエツチング状況が中央部の中心
部に対してそれ程差が生じない。そのためエツチ
ングにより形成した非エツチング膜の寸法の均一
性が改善される。
以下に、本発明２実施例につき説明する。第１
図〜第２図には第１実施例の半導体ウエーハ上の
被エツチング膜をエツチングする前のホトレジス
トの状態を示した平面図で、前述した従来技術の
項で説明したときと同一寸法の容量素子を形成す
るため、厚さ0.4μｍのリンを含んだポリシリコン
膜をエツチングする場合である。
図〜第２図には第１実施例の半導体ウエーハ上の
被エツチング膜をエツチングする前のホトレジス
トの状態を示した平面図で、前述した従来技術の
項で説明したときと同一寸法の容量素子を形成す
るため、厚さ0.4μｍのリンを含んだポリシリコン
膜をエツチングする場合である。
この第１実施例は、半導体ウエーハ１の周縁部
２Ａを非露光としないが、露光を弱めてレジスト
のきれを悪い状態にして、確実に不良となるよう
に、200ｍsecで極端にアンダー露光してある。中
央部３は、通常の500ｍsecで露光してある。
２Ａを非露光としないが、露光を弱めてレジスト
のきれを悪い状態にして、確実に不良となるよう
に、200ｍsecで極端にアンダー露光してある。中
央部３は、通常の500ｍsecで露光してある。
上述した第１実施例をエツチングした時の、半
導体ウエーハ１内のＬ−L′線で示した一方向デー
タを第２図に示す。この図からも明らかなよう
に、半導体ウエーハ１内の各チツプについての寸
法データは中心部と端部とのばらつきが約0.4mm
と小さくなつている。
導体ウエーハ１内のＬ−L′線で示した一方向デー
タを第２図に示す。この図からも明らかなよう
に、半導体ウエーハ１内の各チツプについての寸
法データは中心部と端部とのばらつきが約0.4mm
と小さくなつている。
このようにばらつきの改善された理由は、エツ
チングされる境界が周縁部２Ａの側にも延長され
るために、中央部２のエツチングの周縁部２Ａと
の境界近傍の端部のエツチングが比較的に中央部
２の大部分の中心部のエツチング状況に近くなる
ためと推量される。
チングされる境界が周縁部２Ａの側にも延長され
るために、中央部２のエツチングの周縁部２Ａと
の境界近傍の端部のエツチングが比較的に中央部
２の大部分の中心部のエツチング状況に近くなる
ためと推量される。
また一般にホトレジストの物理的状況が半導体
ウエーハ１全面で一様になるため、エツチング液
が一様に行きわたるため局所的なばらつきも少な
くなる。一方、キズや膜厚異常等で本来不良とす
べき周縁部２Ａは極端なアンダー露光によつて、
微細なパターンは、シヨートするので確実に不良
チツプとして除去できる。
ウエーハ１全面で一様になるため、エツチング液
が一様に行きわたるため局所的なばらつきも少な
くなる。一方、キズや膜厚異常等で本来不良とす
べき周縁部２Ａは極端なアンダー露光によつて、
微細なパターンは、シヨートするので確実に不良
チツプとして除去できる。
次に、第３図〜第４図に第２実施例として、ポ
リシリコンゲートを形成するために被エツチング
膜をエツチングする場合を説明する。
リシリコンゲートを形成するために被エツチング
膜をエツチングする場合を説明する。
第３図は、ホトレジストを塗布し、露光した状
態を示す図で、被エツチング膜は0.5μｍである。
周縁部２Ｂはレジストのきれを悪い状態にして、
確実に不良となるように300ｍsecで極端にアンダ
ー露光してある。中央部３は、通常の600ｍsecで
露光してある。
態を示す図で、被エツチング膜は0.5μｍである。
周縁部２Ｂはレジストのきれを悪い状態にして、
確実に不良となるように300ｍsecで極端にアンダ
ー露光してある。中央部３は、通常の600ｍsecで
露光してある。
上述した第２実施例のエツチング後のポリシリ
コンゲートの寸法を半導体ウエーハ１内のＬ−
L′線で示した一方向について第４図に示す。この
図からも明らかなように、従来（×印）の方法で
形成したポリシリコンゲートは、中央部３の端部
において寸法規格の1.6±0.15μｍから外れていた
が、本方法（・印）の場合は、中央部３の全チツ
プが寸法規格を満足している。第２実施例におい
ても周縁部２Ｂは、レジストパターンが正常に形
成されない条件と、被エツチング膜のマスクとな
らない条件を満足するように露光時間を設定して
あるから周縁部２Ｂのチツプは不良品として確実
に除去できる。
コンゲートの寸法を半導体ウエーハ１内のＬ−
L′線で示した一方向について第４図に示す。この
図からも明らかなように、従来（×印）の方法で
形成したポリシリコンゲートは、中央部３の端部
において寸法規格の1.6±0.15μｍから外れていた
が、本方法（・印）の場合は、中央部３の全チツ
プが寸法規格を満足している。第２実施例におい
ても周縁部２Ｂは、レジストパターンが正常に形
成されない条件と、被エツチング膜のマスクとな
らない条件を満足するように露光時間を設定して
あるから周縁部２Ｂのチツプは不良品として確実
に除去できる。
なお、上述した２つの実施例は、被エツチング
膜として、リンをドープしたポリシリコン膜で説
明したが、他にもアルミニウム等の金属にも適用
できることはいうまでもない。
膜として、リンをドープしたポリシリコン膜で説
明したが、他にもアルミニウム等の金属にも適用
できることはいうまでもない。
以上説明したように、本発明のホトエツチング
方法は、半導体ウエーハ上の被エツチング膜を縮
小投影型露光装置で選択的に露光して、露光部を
エツチングするホトエツチング方法において、半
導体ウエーハの周縁部を通常の露光時間と極端に
違う露光時間で露光した後、選択的にエツチング
することで半導体ウエーハの中央部における被エ
ツチング膜の寸法が全体として均一に形成され、
微細な集積回路を製造することが可能となる。ま
た、寸法の均一化により良品チツプの歩留が向上
する。
方法は、半導体ウエーハ上の被エツチング膜を縮
小投影型露光装置で選択的に露光して、露光部を
エツチングするホトエツチング方法において、半
導体ウエーハの周縁部を通常の露光時間と極端に
違う露光時間で露光した後、選択的にエツチング
することで半導体ウエーハの中央部における被エ
ツチング膜の寸法が全体として均一に形成され、
微細な集積回路を製造することが可能となる。ま
た、寸法の均一化により良品チツプの歩留が向上
する。
第１図は本発明の第１実施例の半導体ウエーハ
上の被エツチング膜をエツチングする前のホトレ
ジストの状態を示す平面図、第２図は上記第１実
施例の半導体ウエーハにおけるＬ−L′線で示した
一方向のエツチング後の寸法データ図、第３図は
本発明の第２実施例のエツチングする前のホトレ
ジストの状態を示す平面図、第４図は上記第２実
施例の半導体ウエーハにおけるＬ−L′線で示した
一方向のエツチング後の寸法データ図、第５図は
従来例の被エツチング膜をエツチングする前のホ
トレジストの状態を示す平面図、第６図は従来例
のエツチング後のＬ−L′線で示した一方向の寸法
データ図である。 １……半導体ウエーハ、２，２Ａ，２Ｂ……周
縁部、３……中央部。
上の被エツチング膜をエツチングする前のホトレ
ジストの状態を示す平面図、第２図は上記第１実
施例の半導体ウエーハにおけるＬ−L′線で示した
一方向のエツチング後の寸法データ図、第３図は
本発明の第２実施例のエツチングする前のホトレ
ジストの状態を示す平面図、第４図は上記第２実
施例の半導体ウエーハにおけるＬ−L′線で示した
一方向のエツチング後の寸法データ図、第５図は
従来例の被エツチング膜をエツチングする前のホ
トレジストの状態を示す平面図、第６図は従来例
のエツチング後のＬ−L′線で示した一方向の寸法
データ図である。 １……半導体ウエーハ、２，２Ａ，２Ｂ……周
縁部、３……中央部。
Claims (1)
- １ 半導体ウエーハ上の被エツチング膜を縮小投
影型露光装置で選択的に露光し、該露光部をエツ
チングするホトエツチング方法において、前記半
導体ウエーハの周縁部とその他の部分との露光時
間を変えてホトレジストを露光し、被エツチング
膜を選択的にエツチングすることを特徴とするホ
トエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188169A JPS6431416A (en) | 1987-07-27 | 1987-07-27 | Photoetching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188169A JPS6431416A (en) | 1987-07-27 | 1987-07-27 | Photoetching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431416A JPS6431416A (en) | 1989-02-01 |
| JPH0548928B2 true JPH0548928B2 (ja) | 1993-07-22 |
Family
ID=16218962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188169A Granted JPS6431416A (en) | 1987-07-27 | 1987-07-27 | Photoetching |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6431416A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3394453B2 (ja) * | 1998-08-05 | 2003-04-07 | 日本電気株式会社 | 電子ビーム露光方法 |
| JP2002367897A (ja) * | 2001-06-11 | 2002-12-20 | Denso Corp | 半導体装置の製造方法 |
| JP4753234B2 (ja) * | 2005-07-07 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7845868B1 (en) * | 2009-09-09 | 2010-12-07 | Nanya Technology Corporation | Apparatus for semiconductor manufacturing process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204033A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Formation of fine pattern |
-
1987
- 1987-07-27 JP JP62188169A patent/JPS6431416A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204033A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Formation of fine pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431416A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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