JPS6221260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6221260A JPS6221260A JP15985785A JP15985785A JPS6221260A JP S6221260 A JPS6221260 A JP S6221260A JP 15985785 A JP15985785 A JP 15985785A JP 15985785 A JP15985785 A JP 15985785A JP S6221260 A JPS6221260 A JP S6221260A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法であって、ホトレジスト（以下レ
ジストという）をパターニングして部分的に所定の開孔
を形成する際に、その部分の近傍にダミーの開孔を同時
に形成し、所定の開孔の寸法の誤差を小さくする。
ジストという）をパターニングして部分的に所定の開孔
を形成する際に、その部分の近傍にダミーの開孔を同時
に形成し、所定の開孔の寸法の誤差を小さくする。
半導体装置の製造工程において、基板上にレジスト膜を
形成しこのレジスト膜をバターニングすることは頻繁に
行われる。
形成しこのレジスト膜をバターニングすることは頻繁に
行われる。
例えば、基板内に不純物拡散領域を形成してそれを抵抗
体とする従来例の場合を第３図の断面図を参照して説明
すると、シリコン基板３１上に酸化膜（５ｉＯｚ膜）３
２を形成し、５ｉＯｚ膜３２の上にレジストを全面に塗
布する。次いで図示しないマスクを通して露光し引続き
現像して、図示のパターンのレジスト膜３３を形成する
。
体とする従来例の場合を第３図の断面図を参照して説明
すると、シリコン基板３１上に酸化膜（５ｉＯｚ膜）３
２を形成し、５ｉＯｚ膜３２の上にレジストを全面に塗
布する。次いで図示しないマスクを通して露光し引続き
現像して、図示のパターンのレジスト膜３３を形成する
。
次に、レジスト膜３３をマスクにして酸化膜３２を部分
除去した後不純物拡散をなして不純物拡散領域（以下拡
散領域という）３４を形成し、この拡散領域３４を抵抗
体として用いる。
除去した後不純物拡散をなして不純物拡散領域（以下拡
散領域という）３４を形成し、この拡散領域３４を抵抗
体として用いる。
かくして作られた抵抗体は第４図に斜視図で示され、同
図において、３５は電極窓を示し、レジスト膜３３は除
去されている。
図において、３５は電極窓を示し、レジスト膜３３は除
去されている。
前記したレジストの現像において、レジストが膨潤また
は収縮することが知られている。かかる膨潤は第３図に
模式的に矢印３６で示される。
は収縮することが知られている。かかる膨潤は第３図に
模式的に矢印３６で示される。
第３図に示されるレジストのパターンを形成スる場合、
従来特別に定められた規定は存在せず、自由にレイアウ
トする場合が多かった。そこで、図に３３で示される如
く、規則正しく繰り返されるレジスト膜３３の外側には
、図に３３ａで示される如き幅の広いパターンが作られ
ることがある。そうなると、レジスト膜３３ａの容積が
大であるため、その部分の膨潤は矢印３６ａで示される
ように、規則正しく燥作される部分の矢印３６で示され
る膨潤よりも大になる。そうなると、レジスト膜３３相
互間の間隔Ｗに比べて、図に見て最も左の部分の間隔Ｗ
１はより小になる（Ｗｌ ＜Ｗ）。
従来特別に定められた規定は存在せず、自由にレイアウ
トする場合が多かった。そこで、図に３３で示される如
く、規則正しく繰り返されるレジスト膜３３の外側には
、図に３３ａで示される如き幅の広いパターンが作られ
ることがある。そうなると、レジスト膜３３ａの容積が
大であるため、その部分の膨潤は矢印３６ａで示される
ように、規則正しく燥作される部分の矢印３６で示され
る膨潤よりも大になる。そうなると、レジスト膜３３相
互間の間隔Ｗに比べて、図に見て最も左の部分の間隔Ｗ
１はより小になる（Ｗｌ ＜Ｗ）。
その結果、図に見て最も左の拡散領域３４Ａは、他の拡
散領域３４よりも小になり、それを抵抗体として用い°
るとき抵抗値にバラツキが生ずることになる。そうなる
と、シリコン基板３１に作られる集積回路中で抵抗体に
粗密となる部分ができることになる。
散領域３４よりも小になり、それを抵抗体として用い°
るとき抵抗値にバラツキが生ずることになる。そうなる
と、シリコン基板３１に作られる集積回路中で抵抗体に
粗密となる部分ができることになる。
第５図に本発明の実験例が（ａ）の平面図と（ｂ）の断
面図に示され、図示の方形中空のパターン４１とそれに
連なる条片形のパターン４２を作るとき、パターン４２
の幅Ｗを４μｍに、不純物拡散領域４３の深さｄｌを０
．５μｍに形成し、 Ｒ７口にＩＫΩ／口の抵抗値を得
たいものとする。なお同図において、４０は半導体基板
、４４はレジストＨ１である。
面図に示され、図示の方形中空のパターン４１とそれに
連なる条片形のパターン４２を作るとき、パターン４２
の幅Ｗを４μｍに、不純物拡散領域４３の深さｄｌを０
．５μｍに形成し、 Ｒ７口にＩＫΩ／口の抵抗値を得
たいものとする。なお同図において、４０は半導体基板
、４４はレジストＨ１である。
前記した如くに、半導体装置が高集積化されるにつれて
Ｗは狭くなり、ｄｌも浅く形成されるようになる。
Ｗは狭くなり、ｄｌも浅く形成されるようになる。
レジスト膜４４の膜厚ｄ２を１μｍ程度としたとき、そ
の周辺は場合によって膜厚の数十パーセントの膨張がみ
られることがある。
の周辺は場合によって膜厚の数十パーセントの膨張がみ
られることがある。
ここで、膜厚ｄ２の２０％が膨張したとすると、パター
ン４２の幅ＷはＷｌと小になり、その値は、Ｗ ’ ／
Ｗ＝ ０．９ となる。すなわち、Ｗ“はＷの約９０％となり、見かけ
上抵抗値が増大することになる。
ン４２の幅ＷはＷｌと小になり、その値は、Ｗ ’ ／
Ｗ＝ ０．９ となる。すなわち、Ｗ“はＷの約９０％となり、見かけ
上抵抗値が増大することになる。
最近の集積回路は高集積化が図られて抵抗体もその幅が
次第に細く作られるようになってきている。そこで、レ
ジストパターン相互間の間隔があまりにも粗密になると
、粗の部分と密の部分で抵抗体の幅が異なり、抵抗値に
狂いが発生ずる。これはレジストの膨潤または収縮が原
因となるのであるが、ネガ型レジストの場合膨潤が特に
大でより問題となる。
次第に細く作られるようになってきている。そこで、レ
ジストパターン相互間の間隔があまりにも粗密になると
、粗の部分と密の部分で抵抗体の幅が異なり、抵抗値に
狂いが発生ずる。これはレジストの膨潤または収縮が原
因となるのであるが、ネガ型レジストの場合膨潤が特に
大でより問題となる。
本発明はこのような点に鑑み創作されたもので、レジス
トパターンがすべて所定の寸法で形成されうる方法を提
供することを目的とする。
トパターンがすべて所定の寸法で形成されうる方法を提
供することを目的とする。
第１図に本発明実施例が平面図で示される。
例えば半導体基板１１の中に不純物拡散領域１２を作り
それを抵抗体とする場合に、 不純物拡散領域を作るためのレジストパターン１４の両
側にそのレジストパターン１４と同じレジストパターン
１５を形成し、このレジストパターン１５をダミーとし
て利用するものである。
それを抵抗体とする場合に、 不純物拡散領域を作るためのレジストパターン１４の両
側にそのレジストパターン１４と同じレジストパターン
１５を形成し、このレジストパターン１５をダミーとし
て利用するものである。
第１図を参照すると、レジストパターン１４の幅をｉ、
レジストパターン１４相互間の間隔（抵抗体となる不純
物拡散領域の幅）をＷとすると、ダミー拡散領域１３が
存在するために、レジストの膨潤があってもｉはすべて
一定に保たれ、従ってＷも一定になり、抵抗体１２はす
べて同じ寸法に形成され、抵抗体の粗密が発生しなくな
るのである。それにより、集積回路内に複数の抵抗体を
形成する場合には、抵抗値のばらつきが小さくできる。
レジストパターン１４相互間の間隔（抵抗体となる不純
物拡散領域の幅）をＷとすると、ダミー拡散領域１３が
存在するために、レジストの膨潤があってもｉはすべて
一定に保たれ、従ってＷも一定になり、抵抗体１２はす
べて同じ寸法に形成され、抵抗体の粗密が発生しなくな
るのである。それにより、集積回路内に複数の抵抗体を
形成する場合には、抵抗値のばらつきが小さくできる。
〔実施例〕
本発明実施例の平面図である第１図を参照すると、半導
体基板１１に不純物を拡散して抵抗体となる不純物拡散
領域（以下拡散領域という）１２を均一に形成しなけれ
ばならない場合に、これら拡散領域１２の外側に拡散領
域１２と同じダミー拡散領域１３を形成する。そのため
には、基板上に形成したレジスト膜をバターニングして
マスクとなるレジスト膜１４のパターンを作るが、その
とき、第３図に示した従来方法では図に見て最も外側の
レジスト膜１４がそれぞれ内部のレジスト膜よりも異な
った状態で膨潤するので、それを防止するために本発明
の方法によると、外側のレジストパターン１４の外側に
更にそれと同じ寸法のダミーとなるレジストパターン１
５を設ける。なお同図において、２０は電極窓を示す。
体基板１１に不純物を拡散して抵抗体となる不純物拡散
領域（以下拡散領域という）１２を均一に形成しなけれ
ばならない場合に、これら拡散領域１２の外側に拡散領
域１２と同じダミー拡散領域１３を形成する。そのため
には、基板上に形成したレジスト膜をバターニングして
マスクとなるレジスト膜１４のパターンを作るが、その
とき、第３図に示した従来方法では図に見て最も外側の
レジスト膜１４がそれぞれ内部のレジスト膜よりも異な
った状態で膨潤するので、それを防止するために本発明
の方法によると、外側のレジストパターン１４の外側に
更にそれと同じ寸法のダミーとなるレジストパターン１
５を設ける。なお同図において、２０は電極窓を示す。
前記の如くダミーとなるレジストパターンを設けると、
すべてのレジストパターン１４の幅βは均一になり、ま
た、レジストパターン相互間の距離Ｗも均一になる。と
いうことは抵抗体となる拡散領域１２はすべて同ｌ；幅
に形成され、抵抗体の抵抗値のバラツキが防止されるこ
とになる。
すべてのレジストパターン１４の幅βは均一になり、ま
た、レジストパターン相互間の距離Ｗも均一になる。と
いうことは抵抗体となる拡散領域１２はすべて同ｌ；幅
に形成され、抵抗体の抵抗値のバラツキが防止されるこ
とになる。
第２図には本発明の他の実施例が平面図で示される。
半導体基板１１に作られる拡散領域１６で構成される抵
抗体に高精度が要求される場合、それが設計した通りに
形成されることを保障する目的で両側にダミー拡散領域
１７を作る。そのためには、レジストを砂地で示す如く
にバターニングし、拡散領域１６のまわりのダミーレジ
ストパターン１９が、外側のレジストパターン１８から
等間隔を保つようにすると、レジストパターン１９の膨
潤または収縮は全体にわたって均一になり、拡散領域１
７が設計した通りに形成されることになる。
抗体に高精度が要求される場合、それが設計した通りに
形成されることを保障する目的で両側にダミー拡散領域
１７を作る。そのためには、レジストを砂地で示す如く
にバターニングし、拡散領域１６のまわりのダミーレジ
ストパターン１９が、外側のレジストパターン１８から
等間隔を保つようにすると、レジストパターン１９の膨
潤または収縮は全体にわたって均一になり、拡散領域１
７が設計した通りに形成されることになる。
なお、上記においては抵抗体となる拡散領域の形成を例
に説明したが、本発明の方法はその場合に限定されるも
のでなく、その他の目的のためのレジストのバターニン
グの場合にも及ぶものであり、またレジストの種類、膜
厚、パターン幅などは上記の例に限定されるものでない
。
に説明したが、本発明の方法はその場合に限定されるも
のでなく、その他の目的のためのレジストのバターニン
グの場合にも及ぶものであり、またレジストの種類、膜
厚、パターン幅などは上記の例に限定されるものでない
。
以上述べてきたように本発明によれば、形成すべき所望
レジストパターンのまわりにダミーのレジストパターン
を設けることにより、所望レジストパターンの寸法が設
計した通りに作られ、集積回路の高集積化において信頼
性向上に効果がある。
レジストパターンのまわりにダミーのレジストパターン
を設けることにより、所望レジストパターンの寸法が設
計した通りに作られ、集積回路の高集積化において信頼
性向上に効果がある。
第１図は本発明実施例の平面図、
第２図は本発明の他の実施例の平面図、第３図は従来例
方法の工程を示す断面図、第４図は第３図の工程で得ら
れた不純物拡散領域の斜視図である。 第５図（ａｌと（ｂｌは本発明者の実験例パターンの平
面図と断面図である。 第１図、第２図において、 １１は半導体基板、 １２と１６は不純物拡散領域、 １３と１７はダミー不純物拡散領域、 １４と１８はレジストパターン、 １５と１９はダミーレジストパターン、を棒九・２０ 第１図 ＊）Ｅ ｍ月１ ａ（ＦＩＪ’ｌ’ｆｆｏｎり第２図 ｔノ１Ｌ４奪コイＦＪ ＩＩリ−ｉ。 第３図 夜豪倒＠視の 第４図 虻峡剖パターン 第５図
方法の工程を示す断面図、第４図は第３図の工程で得ら
れた不純物拡散領域の斜視図である。 第５図（ａｌと（ｂｌは本発明者の実験例パターンの平
面図と断面図である。 第１図、第２図において、 １１は半導体基板、 １２と１６は不純物拡散領域、 １３と１７はダミー不純物拡散領域、 １４と１８はレジストパターン、 １５と１９はダミーレジストパターン、を棒九・２０ 第１図 ＊）Ｅ ｍ月１ ａ（ＦＩＪ’ｌ’ｆｆｏｎり第２図 ｔノ１Ｌ４奪コイＦＪ ＩＩリ−ｉ。 第３図 夜豪倒＠視の 第４図 虻峡剖パターン 第５図
Claims (2)
- （１）半導体基板上にレジスト膜を形成し、該レジスト
膜を部分的に除去してストライプ状の素子形成用開孔及
びその開孔に沿ってなる付加的な開孔を形成し、 前記レジスト膜をマスクに前記基板の素子形成用開孔部
分に不純物を導入して素子を形成することを特徴とする
半導体装置の製造方法。 - （２）上記素子形成用開孔と上記付加的な開孔を所定の
距離を隔てて形成することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985785A JPS6221260A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985785A JPS6221260A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221260A true JPS6221260A (ja) | 1987-01-29 |
Family
ID=15702744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15985785A Pending JPS6221260A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269972A (ja) * | 1988-09-05 | 1990-03-08 | Seiko Epson Corp | 半導体集積装置 |
| JPH0465107A (ja) * | 1990-07-05 | 1992-03-02 | Murata Mfg Co Ltd | 積層型複合部品 |
| US8225240B2 (en) | 2008-04-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device |
-
1985
- 1985-07-19 JP JP15985785A patent/JPS6221260A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269972A (ja) * | 1988-09-05 | 1990-03-08 | Seiko Epson Corp | 半導体集積装置 |
| JPH0465107A (ja) * | 1990-07-05 | 1992-03-02 | Murata Mfg Co Ltd | 積層型複合部品 |
| US8225240B2 (en) | 2008-04-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device |
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