JPS6366934A - チエツクパタ−ンを用いた半導体集積回路装置の製造方法 - Google Patents

チエツクパタ−ンを用いた半導体集積回路装置の製造方法

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JPS6366934A
JPS6366934A JP62088023A JP8802387A JPS6366934A JP S6366934 A JPS6366934 A JP S6366934A JP 62088023 A JP62088023 A JP 62088023A JP 8802387 A JP8802387 A JP 8802387A JP S6366934 A JPS6366934 A JP S6366934A
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pattern
gap
integrated circuit
circuit device
check
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JP62088023A
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English (en)
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Masayuki Yanagisawa
柳澤　正之
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Original Assignee
NEC Corp
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法にかかシ、とく
に集子形成用のレジスト膜パターンの状態るチェック用
のレジスト膜パターンでモニターするリソグラフィ法に
関する。
〔従来技術〕
たとえは、ポリシリコンゲート電極を形成するリソグラ
フィ工程においてｒｔ、半導体基板の一生面に設けられ
たゲート絶縁膜上およびフィールド絶縁膜上の全面に多
結晶シリコン映を堆積させ、その上にポジティブタイプ
のレジスト膜を塗布し、このレジスト膜に縮小投影露光
等をほどこし、しかる後に、現像を行って所定のレジス
トパターンを得る。そしてこのレジストパターンをマス
クとして多結晶シリコン膜を選択的にエツチング除去す
ることによって所定のゲート電極や多結晶シリコン配線
層を得る。ζこでエツチングが完了してからこれら電極
や配線層の形状チェ雫りを行い、マスクとして用いたレ
ジストパターンに起因した形状不良を発見してももはや
再工事は不可能である。したがって、エヅテング工程を
行う前に、レジストの現像後に所定のレジストパターン
が得られているかどうかをチェックする必要がある。正
しいマスクを用いて露光すれば所定のレジストパターン
が得られるはずである。しかしながら、無光条件や現像
条件によってはパターンとパターンとが不所望につなが
ってし壕う場合がある。このような現象をチェックする
には素子形成領域におけるパターン間の間隔と同じ間隔
を有するチェ。
クパターンを形成するようにしておき、そのチェ、クパ
ターンにおいて所定間隔が維持されていることを確認す
れはよい。これｒｓｌｓ視によって行うことかできる。
そしてこのチェックパターンにおいて不都合が発見され
れｄレジスト膜を全￥Ｈ５取り除き桝陪、レジストの翅
布、無光、税偽の再工◆が０」能となる。
従呆のチェ９り用パターン七しては１例えＦｉ特−陥５
ｇ−７６２Ｓ３＋号公報に示すように、レジストの単位
パターンの幅と単位パターン間の間隔が等しいパターン
を用いていた。又、剃開昭６１−２７６３１号公報の技
術はプイドエ雫チングを制−するものであるが、それを
形成する８！−１９，第４図のレジストパターンにおい
ては、異なる幅の複ｌ′５の単位パターンが）べられ、
この単位パターン間の間隔はｂ数の単位パターンのうち
の！（−・大の幅寸法と略勢しくなっている。
〔弁明が解決しようとする問題点〕
半導体ウェハーもしくは牛導体ペレ雫トＶｃｓ？ける素
子形欣用のレジストパターンにおい又、レジストとレジ
ストとの間の間隔が全て２〜３μｍ以上に設計されてい
るのならは、上記間隔と等しいかあるいはマージンをみ
て少し小さい間隔を有するチェック用パターンを用意し
ておけばよい。すなわち単位パターンの幅すなわち、帯
の幅には無関係に、間隔のみに着目してチェックパター
ンを形成してモニターすることができる。したがって上
記従来技術のようなチェ、クパターンを用いることがで
きる。
しかしながらレジストパターンにおいてレジスト帯とレ
ジスト帯との間の間隔が１μｍ以下になると、間隔の両
側のレジストの面積、レジスト帯の幅が間隔の形成に影
響する仁とがわかった。すなわち半導体素子の複数の電
極配意の幅がその間の間隔に比べて大きくなると、レジ
ストがぬけにくくなる（除去しにくくなる）のである。
仁の場合、喪とえは、基本レジストパターンの幅が０．
９μｍの間隔をもって並んだチェックパターンにおいて
、この０．９μｍの間隔が得られ、正しく縞状に形成さ
れたとしても、半導体素子において２．０μｍの２本の
並行の電極配線を０．９μｍ間隔で形成するために、同
一形状のレジストパターンすなわち２本の幅が２．０μ
ｍのレジス）　帯ヲｏ、　９μｍの間隔をあげたパター
ンを形成する場所においては、この０．９μｍの間隔を
形成するためのレジストが除去されずにつながった状態
が発生する場合がおこる。この現象はよく判明しないが
、両側に大きい面積すなわち大きい幅の残存レジスト帯
が存在すると、その間の１μｍ以下の部分では現像液が
十分に供給されない、すなわち現像液の入れ替えが不足
して、現像が十分に行なわれないためと思われる。
〔問題点を解決する手段〕
このような微細パターン特有の現象に対処して信頼性の
あるモニターを行い素子形成レジストパターンをチェッ
クするには、そのチェックパターンとして、間隔よ）十
分に幅広の単位パターンを用意しておけばよいこととな
る。しかしながら本発明の発明者の洩々の実験検討によ
れは％間隔の３倍以上の幅の単位パターンを用意してお
けは。
実際の素子パターンにおいてそれ以上の帯幅２面積のパ
ターンが存在しても十分の信頼性をもって間隔チェνり
が可能となる。すなわちたとえ、素子パターンにおいて
１０μｍの幅の２本のレジスト帯間に０．９μｍＯ間隔
を形成するパターンを設計した場合、０．９Ｘ３＝２．
７μｍ以上の幅の単位パターンを０．９μｍ　ｃＤ　ｌ
ｓ３　隔でならべたチェックパターンを用意しこのチェ
ックパターンで間隔が得られたことを確認しておけば、
上記素子パターンにおいても間隔が得られているのであ
る。そしてこのチェ４クパターンの単位パターンの長さ
は間隔の１０倍以上であることが好ましい。共生的に並
べておき、素子パターンの最小間隔が０．９μｍの場合
、チェックパターンにおいて０．８μｍ４．しく　はｏ
、　７μｍの設定場所の間隔が得られることを目視にて
確認しておけは、半導体ウェハーもしくは牛纒体素子に
おいてレジストパターンが不所望おける間隔（ギャヅブ
）を一定に設定しておいてその間隔を形成する両側の単
位レジストパターンの幅を変化させておけば、半導体素
子パターンにおいて％ある一定の間隔がその両側の電極
、配線パターンの幅によってどのように影響されている
か、すなわちある一定の幅以下に設計されているからよ
いといりことが確認できる。
以上の理由から本発明の第１の特徴は、レジスト膜に素
子形成用パターンと該素子形成用パターンをモニターす
るチェックパターンとを同時にパターニング形成するリ
ソグラフィ工程を有する半導体集積回路装置の製造方法
において、前記チェックパターンは、３個以上の長方形
状の単位パターンがたがいに所定間隙を保って一方向に
並べられており、該複数の間１！１ｒｔ１μｍを最大と
し該一方向に向って逐次減少し、各単位パターンの該一
方向の短辺は当該単位パターンに隣接せる間隙の３倍以
上でありかつその長辺は該間隙の１０倍以上となるよう
に設定されている半導体集積回路装置の製造方法にある
。ことで全ての単位パターンニ最大間隙の３倍以上の短
辺および１０倍以上の長辺を有する同一の形状とするこ
とができる。
本発明の第２の特徴は、レジスト膜に素子形成用パター
ンと該素子形成用パターンをモニターするチェックパタ
ーンとを同時にパターニング形成するリソグラフィ工程
を有する半導体集積回路装置の製造方法において、前記
チェックパターンは。
一方向に延在する第１のパターンと該第１のパターンと
間隙をおいて該一方向に延在する第２のパターンとを有
し、該間隙は最大１μｍとする異なる間隙寸法を有する
複数の部分から構成され、かつ該一方向とは直角の方向
の該第１および第２のパターンの幅寸法は最大間隙寸法
の３倍以上であるように設定されている半導体集積回路
装置の製造方法にある。
本発明の第３の特徴は、レジスト膜に素子形成用パター
ンと該素子形成用パターンをモニターするチェックパタ
ーンとを同時にパターニングするリソグラフィ工程を有
する半導体集積回路装置の製造方法において、前記チェ
ックパターンは、　一方向に延在する第１のパターンと
該第１のパターンと１μｍ以下の一定間隙を保って該一
方向に延在する第２のパターンとを有し、該第１および
第２のパターンのそれぞれは異なる幅寸法をもって前記
一方向に延在しており、このうち少くとも最小の幅寸法
は前記一定間隙の３倍よりも小であシかつ少くとも最大
の幅寸法は前記一定間隙０３倍以上である半導体集積回
路装置の製造方法にある。
本発明の第４の特徴は、レジスト膜に素子形成用パター
ンと該素子形成用パターンをモニターするチェックパタ
ーンとを同時にパターニングするリソグラフィ工程を有
する半導体集積回路ｆｃＲの製造方法において、前記チ
ェックパターンは、たがいに幅寸法の異なる複数の単位
パターンを１μｍ以下の一定の間隙を保って並べたもの
でアシ、かつ該複数の単位パターンのうち少くとも最小
の幅は前記一定の間隙の３倍よりも小であり、少くとも
最大の幅は前記一定の間隙の３倍以上である半導体集積
回路装置の製造方法にある。
間隔が変化する特徴においてｒｔ％一番端の間隔を１．
０４ｍとし、それから０．９μｍ、０．８μｍ。
０．７μｍ　、　９．５μｍ・・・・・・と遂次０．１
μｍづつ減少させることができる。又、レジストはポジ
ティブタイプを用いてもネガティブタイプを用いてもよ
い。
しかし本発明の効果はとくにポジティブタイプのレジス
トで大きく示された。
〔従来技術の例〕
第７図は従来技術のチェックパターンの１例の平面図で
ある。５つの単位レジストパターン３゜３’、３’、３
“′、３“の集合体によって４つの間隙４．４’、４“
′を形成していて、全体としてはＬ字型になった線幅Ｂ
９間隔すの縞状のパター、ンとなっている０本例では、
Ｂ＝ｂ＝９．９μｍである。
半導体集積回路装置内に０．９μｍの間隙を有するパタ
ーンが存在する場合のモニタとして第２図の形状のもの
を使用した場合、実際に存在する０、９μｍの間隙よυ
も、チェ、クパターンの０゜９μｍの縞状パターンの方
がよシ容易な条件で形成されてしまい、装置内のパター
ン形成に関して余裕をもたせた必要十分な条件のモニタ
とならない事態が起こり得る。また、Ｂ　＝　ｂ　：０
．８μｍとした縞状のパターンでは逆にチェックパター
ンが形成される条件では装置内の寸法（配線幅の寸法）
が設計値よりも細くなりすぎる。ところが、０．９μｍ
の縞状パターンが形成でき、０．８μｍの縞状パターン
が形成できな−という状態はかなシ広い範囲の条件のも
とで実現するので、リソグラフィ条件の正確なモニタが
できない、この場合０．８５μｍの縞状パターンがある
ならば丁度適切なモニタとなるはずであるが、単位寸法
が０．１μｍであれば０．８５μｍの縞状パターンを作
ることはできない。リソグラフィの最適条件とは、装置
内のパターン形成に関して余裕をもたせ、かつ必要な寸
法の精度を保障する条件のことであシ、この状態が一目
でわかるチェックパターンがモニタとしては適切である
。この意味で、第７図のような従来の線幅１間隔が等し
て縞状のパターンでＦｉ１μｍ以下の素子パターン寸法
を精度よく再現したい場合には十分ではない。
たとえば、第８図（八は多結晶シリコン膜から２本のゲ
ート電極を０．９μｍの間隔で形成しようとするレジス
トパターンである。すなわち幅Ｂがそれぞれ３．０μｍ
のポジティブのレジストパターン１３と１３／とが幅す
が０．９μｍの間隔１４をもって素子形成領域上の多結
晶シリコン膜上に形成したいとしている。ところが第７
図で示すチェックパターンがきれにに得られたとしても
実際の素子領域上では第８図（Ｂｌに示すように両レジ
ストパターン１３．１３’は部分２５で短絡している。
この場合第７図のチェックパターンでモニターしリソグ
ラフィかつ良好であるとして次のレジストパターンをマ
スクとして工雫テング工程を行うと２本の多結晶シリコ
ンゲート電極は不所望に短絡してしまう。
〔実施例〕
第１図に示すように半導体ウェハー１００にはスクライ
プ領域８０によって囲まれた半導体ペレ９ト９０がマト
リックス状に配列されている。各半導体ベレット９０に
はチェックパターン形成領域７０および素子形成領域６
０を有している。第３図（Ａ）、（Ｂｌｄチェ雫クバク
パターン領域面図、断面図４示し、第２図は素子形成領
域６０の一部分６０’の断面図を示している。これらの
図ではシリコン基板５０上に絶縁膜５１を形成し、全体
に多結晶シリコン膜を堆積し、ポジティブレジスト膜を
投影縮小露光性で選択露光し、現像することによって所
定のレジストパターニングを形成した状態である。ここ
で絶縁膜５１はフイールド絶縁膜であることができる。
又、ゲート絶縁膜である。
ことができる、りＪ論、第２図の素子上のフォトレジス
トパターンは多結晶シリコンのゲート電極配線を形成す
るためにゲート絶縁膜上よりフィールド絶縁膜上に延在
している。
第３図に示す本発明の第１の実施例によるレジストのチ
ェックパターン５３は、短辺長Ｃ２長辺長Ｃ’　ｔＤ５
ツｏ長方形５　、５’　、　５“　ｓｌｌ　、　５ａｌ
ｔ　ｅｃよって４つの間隙６．６’、６”、６“′を形
成している０間隙の幅はそれぞれＣ１，Ｃ＊、Ｃ１，Ｃ
４である。
本例テは、ｃ＝＝ｓ　μｍ　、　Ｃ’　＝６０　／ｊｍ
　、　ＣＩ＝１．０μｍ。
Ｃ雪＝０．９μｍ、Ｃ３＝０．８μｍ、ｃ、＝０．７μ
ｍ”ｔ’ある。
一方、第２図の素子形成用のレジストパターン５４は！
Ｗが二〇μｍの４本のレジストパターン２７が０．９μ
ｍの間隔２６で並べられる。ここで第３図のチェックパ
ターンの間隙Ｃ８に注目しこれが完全にぬけていれば（
ここのレジストが除去されていれば）素子パターン５４
における０、９μｍの間隔２６は形成されていることと
なる。又、余裕をみてチェックパターンの間隙ａｍ（ｏ
、ｓμｍ）に注目するモニター法を用いてもよい、そし
てこのようなレジストチェックを行った後、このレジス
トパターンをマスクとして多結晶シリコン膜をエツチン
グ除去することにより、第２図のレジストパターン５３
の下に、たがいに離間する４本の多結晶シリコンゲート
電極配線が得られる。
以下の実施例ではレジストチェック用パターンの平面図
のみを図示する。第４図は本発明の第２の実施例である
。長方形の集合体１及び１′で間隙２を形成している。
該長方形の集合体はそれぞれ短辺要人、長辺長Ａ′の単
位方形４つから成りでイる。該間隙の幅ｔは　ａｓ　ｅ
ａｓｘ”５ａａａである。
本実施例では、各寸法はＡ＝　５　μｍ　、　Ａ　’＝
　２！ｌ１ｍ　。
ａｌ＝１．０　μ　ｍ、ａｌ＝９．９　μ　”　　ｅ　
　ａ　ｓ　　”　　０．８　　μｍ　。
ａ４＝０．７μｍである０例えば、半導体集積回路装置
の内部で０．９μｍの最小間隔が２μｍの長さにわたり
て使用されかつ幅広のものであったとき、かつ寸法再現
性が厳しく要求される工程の場合は適切な条件の範囲は
狭くなるが、配線隔のショートは防がなけれはならない
。この場合、本実施例のチェックパターンのうち間隙＠
０．９μｍの個所に注目すれは、実質的に半導体集積回
路装置の内部よシも間隙の形成が厳しい状態を実現して
いるので、この間隙を形成できれば、装置内でのシ。
−トを防ぐことができると判断してよい。また。
間隙幅０．７μｍの個所に注目すれは、これらの間隙を
形成できるリソグラフィの条件でｒｔ％電極の幅寸法が
設計値よりも細くなってしまうので不適切であると判断
することもある。
第５図！ＡＪは本発明の第３の実施例である。長方形の
集合体１０及び１０′で間隙２０を形成している。該長
方形の集合体は４つの長方形から成り、短辺の長さはそ
れぞれＡＩ、Ａｌ、Ａ２．Ａ４−長辺の長さはそれぞれ
Ａ　Ｉ’、　Ａ　２’　、　Ａ　３’　、　Ａ　４　’
であシ、本実施例ではＡ１＝ＩＡｍ　、Ａ１＝２Ｊｇｍ
、Ａ３＝４／ＪｍｅＡ４　＝＝８　μｍ　、Ａ１’＝Ａ
２’＝Ａ３’＝Ａ４’＝２５　μｍである。該間隙の幅
ａはａミ０．９μｍである。この場合、長方形の短辺の
長さが大きくなるにしたがってリソグラフィ工程での間
１！１１２０の形成は次第に困難になるので、適切な条
件のもとで、例えば短辺の長さがＡｌ　ｅ　Ａ２の長方
形による間ｆ５！ｔｔ形成でき、短辺の長さがＡ　Ｂ　
、　Ａ　４の長方形による間ｙｌは形成できずに両端の
長方形が接触すると■り状態となシ、モニタが容易にお
こなえる。
第５図（〜において、長方形の長辺の長さを短かく、短
辺の変化も細かくしていくと、第５図（Ｂ）のような形
状１７．１７’が得られ、これをさらに細かくしていく
と第５図（ｑのような三角形１９゜１９’によって間［
３０を形成するような形状のものが得られるが、これら
も第５図問と同様の効果が得られる。
第６図は本発明の第４の実施例である。４つの長方形の
集合体１５　、１５’、　１５′、１５＃′によって３
つの間隙１６．１６’、１６”を形成していて、全体と
しては第７図と類似のＬ字型の縞状のパターンとなりて
いる０本例では、Ｃ重＝８μｍ、Ｃ２＝４　ｆｉｍ　、
　Ｃｓ＝２Ｊｉｍ　、　Ｃ４＝１　／Ａｍ　、　Ｃ＝０
．９　μｍである。この場合も、リソグラフィ工程での
開腹の形成は１６．１６’、１６“の順に容易になると
いうように１−序をつけることができるので、最適な　
　　゛リソグラフィの条件を容易にモニタすることがで
きる。
〔発明の効果〕
以上説明したように本発明は、同−同厚膜厚トレジスト
を同一露光条件、同一現像条件で処理しても、同一の幅
の間隙でもその周囲のパターンの形状によってリソグラ
フィ工程では間隙の形成に難易の差ができるという性質
を利用したリソグラフィ工程における最適条件のモニタ
として用いるチェックパターンでおり、従来法では実現
できなかりた精密なモニタができる効果があり、１μｍ
以下の微細な間隙を有する工程に有効である。
【図面の簡単な説明】
第１図は本発明を適用する半導体ウェハーの一部を示す
平面図である。第２図は素子領域の形成工程の一部を示
す断面図である。第３図（５）は本発明の第１の実施例
の平面図であシ、第３図ＩＢ）は第第３四四切断線Ｂ−
８’で切断し矢印の方向をみた断面図である。第４図は
本発明の第２の一実施例の平面図、第５図四、＋Ｂ）、
ｔＱｒｔ本発明の第３の一実施例の平面図、第６図は本
発明の第４の実施例の平面図である。第７図は従来技術
のチェ雫りパターンを示す断面図、第８図問は理想的な
素子形成用のレジストパターンの平面図、第８図（Ｂ）
ｄ従来のチェックパターンによシ発生する素子形成用の
レジストパターンの不都合を示す平面図である。 １．１’−−・・・長方形の集合体、２・・・・・・間
隙、３゜３　／　、　３　／／　、　３　／）＃　、　
３“・・・・・・長方形の集合体、６．６’。 −６＃　、　５　／Ｉｆ・・・・・・間隙、７．７’、
７“、７“′、７“・・・・・・長方形、８．８’、８
“、８“′・・・・・・間隙、１０，１０’・・・・・
・長方形の集合体、２０・・・・・・間＠、１５．１５
’。 五〇・’、ｌｂ″′・・・・・−長方形の集合体、１６
．１６’。 １６“・・・・・・１％１１１ｍ、１７．１７’・・・
・・−長方形の集合体、１８・・・・・・間隙、１９　
、１９’・・・・・・長方形の集合体（三角形）、３０
・・・・・・間隙、１３，１３’・・・・・・素子形成
用のレジストパターン、１４・・・・・・１３　、１３
’間の間隙、２５は１３　、１３’隔の不所望の短絡、
１００・・・・・・半導体ウェハー、９０・・・・・・
半導体ペレット、８０・・・・・・スクライプ領域、７
０・・・・・・チェ。 クパターン形成領域％　６０・・・・・・素子形成領域
、５０・・・・・・シリコン基板、５１・・・・・・絶
＃ｊ１＠、５２・・・・・・多結晶シリコン膜、５３・
・・・・・レジストのチェ、り用パターン、５４・・・
・・・素子形成用レジストパターン。 代理人　弁理士　　内　原　　　蕊　゛パ・“コ゛１、
　、＋　ｋ：　　ン、　゛・ツ ゝ−−２ 躬４図 躬汐図（Ａ） 第３図（Ｉ３） 堵３図（Ｃ） 第ろ図 消７図

Claims (6)

    【特許請求の範囲】
  1. （１）レジスト膜に素子形成用パターンと該素子形成用
    パターンをモニターするチェックパターンとを同時にパ
    ターニング形成するリソグラフィ工程を有する半導体集
    積回路装置の製造方法において、前記チェックパターン
    は、３個以上の長方形状の単位パターンがたがいに所定
    間隙を保って一方向に並べられており、該複数の間隙は
    １μｍを最大とし該一方向に向って逐次減少し、各単位
    パターンの該一方向の短辺は当該単位パターンに隣接せ
    る間隙の３倍以上でありかつその長辺は該間隙の１０倍
    以上となるように設定されていることを特徴とする半導
    体集積回路装置の製造方法。
  2. （２）１番端の間隙が１μｍであり、それより前記一方
    向にいくにしたがい各間隙が０．１μｍづつ減少するよ
    う設定されていることを特徴とする特許請求の範囲第（
    １）項記載の半導体集積回路装置の製造方法。
  3. （３）全ての単位パターンは最大間隙の３倍以上の短辺
    および１０倍以上の長辺を有する同一の形状となってい
    ることを特徴とする特許請求の範囲第（１）項記載の半
    導体集積回路装置の製造方法。
  4. （４）レジスト膜に素子形成用パターンと該素子形成用
    パターンをモニターするチェックパターンとを同時にパ
    ターニング形成するリソグラフィ工程を有する半導体集
    積回路装置の製造方法において、前記チェックパターン
    は、一方向に延在する第１のパターンと該第１のパター
    ンと間隙をおいて該一方に延在する第２のパターンとを
    有し、該間隙は最大１μｍとする異なる間隙寸法を有す
    る複数の部分から構成され、かつ該一方向とは直角の方
    向の該第１および第２のパターンの幅寸法は最大間隙寸
    法の３倍以上であるように設定されていることを特徴と
    する半導体集積回路装置の製造方法。
  5. （５）レジスト膜に素子形成用パターンと該素子形成用
    パターンをモニターするチェックパターンとを同時にパ
    ターニングするリソグラフィ工程を有する半導体集積回
    路装置の製造方法において、前記チェックパターンは、
    一方向に延在する第１のパターンと該第１のパターンと
    １μｍ以下の一定間隙を保って該一方向に延在する第２
    のパターンとを有し、該第１および第２のパターンのそ
    れぞれは異なる幅寸法をもって前記一方向に延在してお
    り、このうち少くとも最小の幅寸法は前記一定間隙の３
    倍よりも小でありかつ少くとも最大の幅寸法は前記一定
    間隙の３倍以上であることを特徴とする半導体集積回路
    装置の製造方法。
  6. （６）レジスト膜に素子形成用パターンと該素子形成用
    パターンるモニターするチエックパターンとを同時にパ
    ターニングするリソグラフィ工程を有する半導体集積回
    路装置の製造方法において、前記チェックパターンは、
    たがいに幅寸法の異なる複数の単位パターンを１μｍ以
    下の一定の間隙を保って並べたものであり、かつ該複数
    の単位パターンのうち少くとも最小の幅は前記一定の間
    隙の３倍よりも小であり、少くとも最大の幅は前記一定
    の間隙の３倍以上であることを特徴とする半導体集積回
    路装置の製造方法。
JP62088023A 1986-04-10 1987-04-10 チエツクパタ−ンを用いた半導体集積回路装置の製造方法 Pending JPS6366934A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318197U (ja) * 1989-07-04 1991-02-22

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03155112A (ja) * 1989-11-13 1991-07-03 Nikon Corp 露光条件測定方法
JPH0444307A (ja) * 1990-06-12 1992-02-14 Nec Corp 半導体装置の製造方法
US5044750A (en) * 1990-08-13 1991-09-03 National Semiconductor Corporation Method for checking lithography critical dimensions
EP0477957A1 (en) * 1990-09-28 1992-04-01 Nec Corporation Process of fabricating semiconductor IC devices, including several lithographic steps and check patterns
US5370923A (en) * 1993-02-26 1994-12-06 Advanced Micro Devices, Inc. Photolithography test structure
JP2658841B2 (ja) * 1993-11-16 1997-09-30 日本電気株式会社 フォトレジストチェックパターン
US5953128A (en) * 1997-08-28 1999-09-14 International Business Machines Corporation Optically measurable serpentine edge tone reversed targets
US8540493B2 (en) 2003-12-08 2013-09-24 Sta-Rite Industries, Llc Pump control system and method
US7854597B2 (en) 2004-08-26 2010-12-21 Pentair Water Pool And Spa, Inc. Pumping system with two way communication
US8469675B2 (en) 2004-08-26 2013-06-25 Pentair Water Pool And Spa, Inc. Priming protection
US7686589B2 (en) 2004-08-26 2010-03-30 Pentair Water Pool And Spa, Inc. Pumping system with power optimization
US7874808B2 (en) 2004-08-26 2011-01-25 Pentair Water Pool And Spa, Inc. Variable speed pumping system and method
US8019479B2 (en) 2004-08-26 2011-09-13 Pentair Water Pool And Spa, Inc. Control algorithm of variable speed pumping system
US8602745B2 (en) 2004-08-26 2013-12-10 Pentair Water Pool And Spa, Inc. Anti-entrapment and anti-dead head function
US8480373B2 (en) 2004-08-26 2013-07-09 Pentair Water Pool And Spa, Inc. Filter loading
US7845913B2 (en) 2004-08-26 2010-12-07 Pentair Water Pool And Spa, Inc. Flow control
US8579600B2 (en) 2008-03-28 2013-11-12 Sta-Rite Industries, Llc System and method for portable battery back-up sump pump
WO2010042406A1 (en) 2008-10-06 2010-04-15 Pentair Water Pool And Spa, Inc. Method of operating a safety vacuum release system
US9556874B2 (en) 2009-06-09 2017-01-31 Pentair Flow Technologies, Llc Method of controlling a pump and motor
US8564233B2 (en) 2009-06-09 2013-10-22 Sta-Rite Industries, Llc Safety system and method for pump and motor
SG191067A1 (en) 2010-12-08 2013-08-30 Pentair Water Pool & Spa Inc Discharge vacuum relief valve for safety vacuum release system
US9383244B2 (en) 2012-10-25 2016-07-05 Pentair Flow Technologies, Llc Fluid level sensor systems and methods
US9638193B2 (en) 2012-10-25 2017-05-02 Pentair Flow Technologies, Llc Sump pump remote monitoring systems and methods
US9885360B2 (en) 2012-10-25 2018-02-06 Pentair Flow Technologies, Llc Battery backup sump pump systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577933A (en) * 1980-06-19 1982-01-16 Nec Corp Manufacture of semiconductor device
JPS5741637A (en) * 1980-08-26 1982-03-08 Dainippon Printing Co Ltd Microstep tablet

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3998639A (en) * 1974-11-19 1976-12-21 Bell Telephone Laboratories, Incorporated Methods for determining feature-size accuracy of circuit patterns
US4200396A (en) * 1977-12-19 1980-04-29 Rca Corporation Optically testing the lateral dimensions of a pattern
US4330213A (en) * 1980-02-14 1982-05-18 Rca Corporation Optical line width measuring apparatus and method
US4408884A (en) * 1981-06-29 1983-10-11 Rca Corporation Optical measurements of fine line parameters in integrated circuit processes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577933A (en) * 1980-06-19 1982-01-16 Nec Corp Manufacture of semiconductor device
JPS5741637A (en) * 1980-08-26 1982-03-08 Dainippon Printing Co Ltd Microstep tablet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318197U (ja) * 1989-07-04 1991-02-22

Also Published As

Publication number Publication date
DE3781191T2 (de) 1993-03-18
EP0242744A2 (en) 1987-10-28
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DE3781191D1 (de) 1992-09-24
EP0242744B1 (en) 1992-08-19
EP0242744A3 (en) 1989-09-27

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