KR0156172B1 - 반도체 소자의 테스트패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 테스트패턴 제조방법에 관한 것으로 마아크로 로딩효과에 의한 테스트 패턴의 오류를 감소시켜 정확한 테스트 패턴을 제조하는 것에 관한 것이다.

이를 위한 본발명의 반도체 소자의 테스트패턴 형성방법은 반도체 기판상에 제1 절연층을 형성하는 공정과, 상기 제1 절연층상에 제1도전물질을 형성하는 공정, 상기 제1도전물질을 제1절연층의 주변부까지 패터닝하여 제1도전층과 더미층을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트를 마스크로 상기 제2절연층을 식각하여 제1도전층까지 콘택홀을 형성하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 제2절연층 상부에 상기 콘택홀을 통해 제1도전층과 연결되는 제2도전층을 형성하는 공정, 상기 제2도전층을 선택적으로 제거하여 테스트 패턴을 형성하는 공정를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 테스트패턴 형성방법

제1도는 일반적인 테스트패턴 평면도.

제2도는 종래의 콘택면저항 테스트패턴 단면도.

제3도는 종래의 콘택면저항 테스트패턴 평면도.

제4도는 종래의 콘택면저항 테스트 패턴의 마이크로 로딩효과가 발생한 콘택홀 형성 단면도.

제5도는 본발명의 콘택면저항 테스트 패턴의 제조공정 단면도.

제6도는 본 발명의 콘택면저항 테스트패턴 평면도.

제7도는 본 발명의 콘택면저항 테스트 패턴의 마이크로 로딩효과가 발생한 콘택홀 형성 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체기판 11 : 제1절연층

12 : 제1도전층 13 : 제2절연층

14 : 포토레지스트 15 : 콘택홀

16 : 제2도전층

본 발명은 반도체 소자의 테스트패턴 제조방법에 관한 것으로 마이크로 로딩효과에 의한 테스트 패턴의 오류를 감소시켜 정확한 테스트 패턴을 제조하는 것에 관한 것이다.

제1도는 일반적인 테스트 패턴의 평면도로서 반도체 소자의개발 및 양산단계에서 제조공정에 의한 반도체 소자에 미치는 영향평가 및 반도체 소자의 전기적 특정평가를 위해 메인 칩(Main Chip) 사이에 테스트 패턴을 형성하여 반도체 소자의 제조공정 완료후 테스트 패턴을 스크라입 레인(Scribe Lane)을 따라 모니터링(Monitoring)하여 메인칩의 이상유무를 평가하는 것이다.

제2도 및 제3도는 종래의 콘택면저항 테스트 패턴의 단면도 및 평면도로써 이를 도면을 참조하여 설명하면 다음과 같다.

제2도는 제3도의 a-a'선 단면도로써, 반도체 기판(1)상에 제1절연층(2)을 형성하고 제1도전층(3)을 증착한 다음 포토에칭 공정을 이용하여 제1도전층(3) 패턴을 형성한다.

그 다음 상기 제1도전층(3)상에 제2절연층(4)을 형성하고 포토에칭 공정을 이용하여 제2절연층(4)에 콘택홀(5)을 형성한다.

그리고 상기 제1도전층(3)과 접촉할 제2도전층(6)을 증착한 후 포토에칭 공정을 실시하여 콘택면저항 테스트 패턴을 완성한다.

제3도는 콘택면저항 테스트 패턴의 평면도로서 제1도전층(3)상에 제2절연층(도시하지 않음)을 형성하고 상기 제2절연층상에 제1도전층(3)까지 콘택홀(5)을 형성한다.

그 다음 제2절연층상에 상기 콘택홀(5)을 통해 제1도전층(3)과 연결되는 제2도전층(6)을 형성한다.

그 다음 상기 제2도전층(6)을 포토에칭 공정을 이용하여 체인타입(Chain Type)으로 패턴을 형성한다.

그러나 종래와 같은 콘택면저항 테스트패턴 형성방법은 제1도에 도시된 바와 같이 메인칩(Main Chip) 사이에 위치한 테스트 패턴의 특성으로 인해 테스트 패턴이 형성되는 스크라입 레인(Scribe Lane)의 경우 소잉(Sawing)을 위한 최소폭이 200㎛이상을 필요로 하며 결과적으로 메인칩과 테스트패턴 사이에 미세선폭(Critical Dimension)의 어려움, 에치율감소, 불균일성(Non-uniformity) 등의 문제가 발생하는 마이크로 로딩효과가 있었다.

일반적인 반도체 메모리 소자의 제조공정중 에치율(Etch Rate)은 에치되는 표면의 면적 또는 챔버(Chamber)so 웨이퍼(Wafer)수 증가에 따라 감소되었다.

이러한 현상을 로딩(Loading)효과라 한다.

에치공정시 발생하는 마이크로 로딩(Micro Loading)효과는 패턴밀도가 급변하는 부분에서 에치율(Etch Rate)이 달라짐으로서 특히 콘택부에 언더에치(Under Etch) 현상이 일어나게 되며, 포토(Photo) 공정시 발생하는 마이크로 로딩효과는 패턴밀도가 급변하는 부분에서 헐레이션(Halation)으로 인해 선폭(Critical Dimension)의 변동이 발생하였다.

제4도는 종래의 콘택면저항 테스트 패턴의 마이크로 로딩효과가 발생한 콘택홀형성 단면도로써 반도체 기판(1)상에 제1절연층(2)을 형성하고 제1도전층(3)을 증착한 다음 포토에칭 공정을 이용하여 소정의 패턴으로 패터닝을 실시한다.

이때 제1도전층(3)은 테스트를 위한 것이다.

그 다음 상기 제1도전층(3)상에 제2절연층(4)을 형성하고 포토레지스트(PR)를 도포한다.

그리고 제1도전층(3)에 콘택홀 형성을 위한 포토레지스트(PR)의 노광 및 현상을 실시하고 포토레지스트(PR)를 마스크로 제2절연층(4)에 콘택홀(5)을 형성한다. 그러나 상술한 종래의 기술에서는 테스트패턴 형성부(A)와 테스트패턴 주변부(B)간의 테스트 패턴이 밀도(Density)가 급변하는 콘택홀(5) 형성시 마이크로 로딩효과가 발생한다.

즉, 테스트패턴 형성부(A)의 에지(Edge)부(A')에는 테스트패턴 밀도의 차가 급변하여 에치공정시 제2절연층(4)이 완전히 에치되지 않고 제2절연층 잔여물(4')이 남는 문제점이 생긴다.

또한 포토(Photo) 공정을 실시할때 헐레이션(Halation)으로 인한 미세선폭(Critical Dimension)의 변동이 생기는 문제점이 발생한다.

특히 상기한 문제점은 제1도에서 도시한 메인칩과는 관계가 없는 스크라입 레인(Scribe Lane)이 있는 테스트 패턴에 발생하는 것으로 메인칩에도 발생한 것으로 모니터링(Monitoring) 할수 있어 반도체 소자의 정확성(Accuracy) 판단에 오류를 범할수 있는 문제점이 있었다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로 테스트 패턴의 주변부에 더미(Dummy)층을 형성하여 테스트 패턴의 밀도차로 인한 마이크로 로딩효과가 발생하여도 테스트 패턴의 모니터링(Monitoring)에는 영향을 받지 않도록 하는 것에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본발명의 반도체 소자의 테스트패턴 형성방법은 반도체 기판상에 제1절연층을 형성하는 공정과, 제1절연층상에 제1도전 물질을 형성하는 공정, 상기 제1도전물질을 제1절연층의 주변부까지 패터닝하여 제1도전층과 더미층을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트를 마스크로 상기 제2절연층을 식각하여 제1도전층까지 콘택홀을 형성하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 제2절연층 상부에 상기 콘택홀을 통해 제1도전층과 연결되는 제2도전층을 형성하는 공정, 상기 제2도전층을 선택적으로 제거하는 테스트 패턴을 형성하는 공정을 포함하여 이루어진다.

상기와 같은 본 발명을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제5도는 본 발명의 콘택면저항 테스트패턴 제조공정 단면도이고, 제6도는 본 발명의 콘택면저항 테스트패턴 평면도이다.

제5(a)에 도시된 바와 같이 반도체 기판(10)에 제1절연층(11)을 형성하고 이 위에 도전물질을 형성한 다음 포토에칭 공정에 의한 소정패턴으로 패터닝하여 제1도전층(12)을 형성한다.

이때 테스트 패턴의 마이크로 로딩효과로 인한 테스트 오유를 방지하기 위해 테스트 패턴 형성부(A)외의 테스트패턴 주변부(B)에 더미(Dummy)층 (12a)을 형성한다.

이때 더미층(12a)은 제1도전층(12)과 같은 도전물질로 한다.

그 다음 제5도(b)에 도시된 바와 같이 기판전면에 제2절연층(13)을 형성하고 포토레지스트(14)를 도포한 다음 선택적으로 노광 및 현상하여 포토레지스트(14) 패턴을 형성한다.

상기 포토레지스트(14) 패턴을 마스크로 하부의 제2절연층(13)을 식각하여 제1도전층(12) 및 더미층(12a)까지 콘택홀(15)을 형성한다.

그 다음 제5도(c)에 도시된 바와 같이 포토레지스트(14)를 제거하고 제2절연층(13) 상부에 상기 콘택홀(15)을 통해 제1도전층(12)과 연결되는 제2도전층(16)을 형성하고, 상기 제2도전층(16)을 선택적으로 패터닝하여 테스트 패턴을 완성한다.

제6도는 제5도의 콘택면저항 테스트 패턴의 평면도로서 테스트패턴 형성부(A) 주위에 더미층이 형성된 테스트패턴 주변부(B)가 둘러싸고 있어 마이크로 로딩효과에 의한 테스트패턴 모니터링(Monitoring)상의 오류를 제거시킨 것이다.

이를 좀더 상세하게 설명하면 제1도전층(12)상에 형성된 제2절연층(도시하지 않음)상에 콘택홀(15)을 형성한 후 제2도전층(16)을 상기 콘택홀(15)을 통해 제1도전층(12)과 체인타입(Chain Type)으로 형성하였다.

이때 제1도전층 형성부(a) 주위에 테스트패턴 주변부(B)에도 제1도전층을 이용하여 더미층(12a)을 형성하였다.

제7도는 제6도의 a-a'선 단면도로서 테스트 패턴의 급격한 밀도차로 인한 마이크로 로딩효과가 발생했을 때 테스트패턴 에지부(A')에는 아무런 이상이 없이 콘택홀이 형성되어 있고 테스트패턴 형성부(A) 주위의 더미층(12a) 상층(c)에서만 에치 공정시의 에치율감소, 포토공정시 헐레이션(Halation)에 의한 미세선폭(CD)조정이 불안정하게 된다.

따라서 실제 테스트패턴 영역인 테스트패턴 형성부(A)에서는 아무런 영향을 미치지 않는다.

그러므로 메인칩(Main Chip) 사이의 스크라입 레인(Scribe Lane)을 따라 소잉(Sawing)을 실시하여 테스트 패턴을 조사할 때 정확한 테스트 패턴의 모니터링(Monitoring)을 할 수 있어 반도체 소자의 테스트 패턴에서의 정확성(Accuracy)을 향상시켜 반도체 소자의 수율향상에 효과가 있다.

Claims (2)

1. 반도체 기판상에 제1절연층을 형성하는 공정과, 상기 제1절연층상에 제1도전물질을 형성하는 공정, 상기 제1도전물질을 제1절연층의 주변부까지 패터닝하여 제1도전층과 더미층을 형성하는 공정, 상기 결과물 전면에 제2절연층을 형성하는 공정, 상기 제2절연층상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트를 마스크로 상기 제2절연층을 식각하여 제1도전층까지 콘택홀을 형성하는 공정, 상기 포토레지스트를 제거하는 공정, 상기 제2절연층 상부에 상기 콘택홀을 통해 제1도전층과 연결되는 제2도전층을 형성하는 공정, 상기 제2도전층을 선택적으로 제거하여 테스트 패턴을 형성하는 공정를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 테스트패턴 형성방법.
2. 제1항에 있어서, 상기 더미층은 제1도전층을 이용함을 특징으로 하는 반도체 소자의 테스트패턴 형성방법.