KR100244296B1 - 반도체소자의 제조방법. - Google Patents
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Abstract
반도체소자의 제조방법에 관한 것으로 특히, 파티클 발생과 칩 크랙 현상을 방지하기에 적당한 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판을 노광부 및 비노광부와, 스크라이브 레인 영역 및 메인 칩 영역으로 정의하는 단계, 상기 반도체기판 전면에 하부층을 형성하는 단계, 상기 하부층을 선택적으로 제거하여 상기 스크라이브 레인 영역에서는 모니터링 패턴을 형성하고, 상기 메인 칩 영역에서는 하부층 패턴을 형성하는 단계, 상기 모니터링 패턴 및 하부층 패턴을 포함한 상기 반도체기판 전면에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 제거하여 상기 모니터링 패턴상으로는 모니터용 포토 키를 형성하고, 상기 노광부와 상기 노광부에 인접한 상기 비노광부간에 단차가 발생할 경우 상기 비노광부와 노광부의 경계부분에 형성된 상기 절연막을 선택적으로 제거하여 펜스 홀을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 파티클 발생과 칩 크랙 현상을 방지하기에 적당한 반도체소자의 제조방법에 관한 것이다.
일반적으로 웨이퍼상에서의 공정은 높은 정확도가 필요하고 공정진행중 웨이퍼가 규격값에서 벗어나거나 수율이 낮은 웨이퍼는 즉시 골라내야 한다. 따라서 웨이퍼는 공정스텝을 지날 때 마다 여러 가지 테스트와 평가를 받게된다.
그러한 테스트와 평가의 방법으로 웨이퍼의 칩(chip)들 사이의 스크라이브 레인(scribe lane)에 테스트 패턴을 만들어 공정완료후 평가하거나, 웨이퍼 홀더에 포함된 빈 웨이퍼나 웨이퍼 조각을 이용한 테스트 웨이퍼(test wafer)를 사용하여 주요공정에 따른 평가를 하였다.
이와 같은 테스트와 평가에 따른 공정스텝은 웨이퍼의 정렬(Alignment)과 관계가 있는데 웨이퍼의 정렬은 선행공정과 후속공정을 이어주는데 있어서 아주 중요한 공정으로, 만약 웨이퍼의 정렬이 잘못된 상태에서 후속공정을 진행시키면 불량을 유발하여 웨이퍼의 수율이 저하되기 때문이다.
이에 따라 정확한 정렬을 위해 웨이퍼의 칩(chip)들 사이의 스크라이브 레인(scribe lane)에 프로세스 모니터용 패턴 및 포토 키(photo key) 등을 형성하여 선행공정과 후속공정간의 정렬정밀도(alignment accuracy)를 향상시키기 위한 연구가 계속적으로 진행되고 있다.
이와 같은 종래 반도체소자의 정렬정밀도를 향상하기 위한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 반도체소자의 노광부 및 비노광부에서의 프로세스 모니터용 콘택홀을 나타낸 평면도이다.
먼저, 도 1에 나타낸 바와 같이 종래 반도체소자의 노광부 및 비노광부에서의 프로세스 모티터용 콘택홀은 노광부(A) 및 비노광부(B)로 정의된 반도체기판(1)의 스크라이브 레인 영역에 형성된 모니터링 패턴(2a)과, 상기 모니터링 패턴(2a)의 중앙부분이 노출되는 모니터링 콘택홀(5)과, 상기 모니터링 콘택홀(5) 형성부분을 제외한 상기 모니터링 패턴(2a)의 에지부 둘레 및 반도체기판(1)상에 차례로 형성된 제 1 및 제 2 절연막(3)(4)과, 상기 모니터링 패턴(2a)의 소정거리 외곽에 상기 모니터링 패턴(2a)을 둘러싸도록 형성된 펜스 홀(6)을 포함한다. 그리고, 상기 노광부(A)와 비노광부(B)의 경계부분에서는 비노광부(B)쪽으로 제 2 및 제 1 절연막(4)(3)의 하부로 하부층 잔류물(2b)이 형성되어 있다.
도 2a 내지 도 2c는 도 1의 Ⅰ-Ⅰ'선에 따른 제조공정중 노광부(A)에서의 제조공정 단면도이고, 도 3a 내지 도 3c는 도 1의 Ⅰ-Ⅰ'선에 따른 제조공정중 노광부(A)와 비노광부(B)의 경계부분에서의 제조공정 단면도이다. 이때, 상기 노광부(A)는 반도체기판중 칩 영역(도시하지 않음)을 제외한 스크라이브 레인 영역을 나타낸 것이고, 비노광부는 웨이퍼의 에지부분을 나타낸 것으로 통상적으로 웨이퍼의 에지부분에서는 노광공정이 실시되지 않는다. 즉, 각 웨이퍼의 에지부분에는 미완성의 다이(칩)를 갖는데 그와 같은 미완성의 다이를 에지 다이(edge die)라 한다. 상기한 바와 같은 미완성의 에지 다이는 미완성이기 때문에 결국, 웨이퍼의 손실이 되고, 작은 웨이퍼에 큰 다이를 넣는다면 웨이퍼의 손실률도 그만큼 커지게 된다. 따라서 이러한 이유로 보다 큰 직경의 웨이퍼를 생산하는 요인이 된다.
먼저, 도 2a 및 도 3a에 나타낸 바와 같이, 노광부(A) 및 비노광부(B)로 정의 된 반도체기판(1)전면상에 하부층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 노광부(A)의 소정영역에 모니터링 패턴(2a)을 형성한다. 이때, 상기 하부층은 우선적으로 반도체기판(웨이퍼)(1)의 전면에 형성된다음 패터닝되므로 노광부(A)와 비노광부(B)의 경계부분에서 보면 비노광부(B)(에지 다이)에 도포되었을 감광막(도시하지 않음)이 노광되지 않아 현상되지 못하므로(포지티브 감광막의 경우) 감광막이 제거(strip)되지 않아 웨이퍼(도시하지 않음)의 에지부분(비노광부(B))에서는 패터닝공정후 잔류하는 하부층 잔류물(2b)이 남아있게 된다. 그리고, 상기 노광부(A)에서의 모니터링 패턴(2a)은 어떠한 선행공정을 보여주는 것으로 반도체기판(1)의 칩 영역(도시하지 않음)에서는 형성하고자하는 크기(하부층 패턴(도시하지 않음))로 형성한 것이고, 스크라이브 레인 영역에서는 프로세스 모니터하기에 적당한 크기로 형성한다.
도 2b 및 도 3b에 나타낸 바와 같이, 상기 모니터링 패턴(2a)을 포함한 반도체기판(1)전면에 제 1 및 제 2 절연막(3)(4)을 차례로 형성한다. 이때, 상기 제 1 절연막(3)은 상기 모니터링 패턴(2a)을 절연시키거나 보호하기 위한 막이고, 상기 제 2 절연막(4)은 평탄화를 위한 막이다.
도 2c 및 도 3c에 나타낸 바와 같이, 상기 제 2 및 제 1 절연막(4)(3)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 모니터링 패턴(2a)의 중앙부분이 노출되는 모니터링 콘택홀(5) 및 상기 모니터링 콘택홀(5)의 외곽으로 상기 모니터링 콘택홀(5)을 둘러싸는 형상의 펜스 홀(6)을 형성한다. 이때, 상기 모니터링 콘택홀(5)은 선행 공정과 후속공정의 정렬 정밀도를 측정하기 위한 포토 키(photo key)이다. 그리고, 상기 펜스 홀(6)은 상기 모니터링 콘택홀(5)이 대형화한 상태에서 평탄화를 위한 열처리공정시 상기 제 2 절연막(4)의 인장(tensile) 스트레스나, 제 2 절연막(4)과 모터링 패턴(2a)과의 압축(compressive)스트레스로 인한 크랙의 발생을 방지하기 위하여 형성하는 것으로 1㎛이하의 크기로 형성한다. 그리고, 도시한 바와 같이, 상기 노광부(A)와 비노광부(B)의 경계부분에서는 상기 제 1 및 제 2 절연막(3)(4)이 상기 하부층 잔류물(2b) 때문에 단차를 갖고 형성된다.
종래 반도체소자 및 그 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 인장스트레스와 압축스트레스를 감소시키기 위한 펜스 홀을 형성할 때 반도체기판까지 식각하게 되는데 이때, 반도체기판에서 파티클(particle)이 발생하여 웨이퍼를 오염시키게 된다.
둘째, 제 2 절연막 형성후 평탄화를 위한 열처리공정시 비노광부에서의 절연막이 잔류하게되어 노광부와 생기는 단차로 인해 단차가 높은 비노광부에서 노광부로 제 2 절연막이 플로잉되면서 인장 스트레스가 발생하고, 하부층 잔류물과 제 1 및 제 2 절연막간의 압축 스트레스 때문에 불규칙한 크랙이 발생할 가능성이 높아 반도체소자의 신뢰도를 저하시킬 수 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자 및 그 제조방법의 문제점을 해결하기 위하여 안출한 것으로 노광부와 비노광부의 경계부분에서 단차가 발생할 경우 그 경계부분에도 펜스 홀을 형성하여 크랙의 형성을 방지함은 물론 스크라이브 레인 영역에서 펜스 홀을 형성할 때 반도체기판까지 식각하는 것을 방지하여 파티클의 발생을 방지한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 반도체소자의 노광부 및 비노광부에서의 프로세스 모니터용 콘택홀을 나타낸 평면도
도 2a 내지 도 2c는 도 1의 Ⅰ-Ⅰ′선에 따른 제조공정중 노광부에서의 제조공정 단면도
도 3a 내지 도 3c는 도 1의 Ⅰ-Ⅰ′선에 따른 제조공정중 노광부와 비노광부의 경계부분에서의 제조공정 단면도
도 4는 본 발명 반도체소자의 노광부 및 비노광부에서의 프로세스 모니터용 콘택홀 및 크랙방지 패턴을 나타낸 평면도
도 5a 내지 도 5c는 도 4의 Ⅰ-Ⅰ′선에 따른 제조공정중 노광부에서의 제조공정 단면도
도 6a 내지 도 6c는 도 4의 Ⅰ-Ⅰ′선에 따른 제조공정중 노광부와 비노광부의 경계부분에서의 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12a, 12b : 제 1, 제 2 모니터링 패턴
12c : 하부층 잔류물 13 : 제 1 절연막
14 : 제 2 절연막 15 : 모니터링 콘택홀
16 : 제 1 펜스 홀 17 : 제 2 펜스 홀
본 발명에 따른 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판을 노광부 및 비노광부와, 스크라이브 레인 영역 및 메인 칩 영역으로 정의하는 단계, 상기 반도체기판 전면에 하부층을 형성하는 단계, 상기 하부층을 선택적으로 제거하여 상기 스크라이브 레인 영역에서는 모니터링 패턴을 형성하고, 상기 메인 칩 영역에서는 하부층 패턴을 형성하는 단계, 상기 모니터링 패턴 및 하부층 패턴을 포함한 상기 반도체기판 전면에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 제거하여 상기 모니터링 패턴상으로는 모니터용 포토 키를 형성하고, 상기 노광부와 상기 노광부에 인접한 상기 비노광부간에 단차가 발생할 경우 상기 비노광부와 노광부의 경계부분에 형성된 상기 절연막을 선택적으로 제거하여 펜스 홀을 형성하는 단계를 포함한다.
이와 같은, 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명 반도체소자의 노광부 및 비노광부에서의 프로세스 모니터용 콘택홀 및 크랙방지 패턴을 나타낸 평면도이다.
먼저, 도 4에 나타낸 바와 같이 종래 반도체소자의 노광부 및 비노광부에서의 프로세스 모티터용 콘택홀은 노광부(A) 및 비노광부(B)로 정의된 반도체기판(11)중 노광부(A)의 스크라이브 레인 영역에 형성된 제 1 모니터링 패턴(12a)과, 상기 제 1 모니터링 패턴(12a)을 둘러싸도록 형성된 제 2 모니터링 패턴(12b)과, 상기 제 1 모니터링 패턴(12a)의 중앙부분이 노출되는 모니터링 콘택홀(15)과, 상기 제 2 모니터링 패턴(12b) 상측으로 형성된 제 1 펜스 홀(16)과, 상기 모니터링 콘택홀(15)과 제 1 펜스 홀(16) 형성부분을 제외한 상기 반도체기판(11)에 차례로 형성된 제 1 및 제 2 절연막(13)(14)을 포함한다. 이때, 상기 제 1 및 제 2 절연막(13)(14)은 상기 제 1 및 제 2 모니터링 패턴(12a)(12b)의 에지부분에 소정부분 오버랩되어 형성된다. 그리고, 상기 비노광부(B)에는 상기 제 1 절연막(13)과 반도체기판(11)사이에 하부층 잔류물(12c)이 형성되어 있다. 그리고, 상기 노광부(A)와 비노광부(B)의 경계부분에 제 2 펜스 홀(17)이 형성되어 있다.
도 5a 내지 도 5c는 도 4의 Ⅰ-Ⅰ'선에 따른 제조공정중 노광부에서의 제조공정 단면도이고, 도 6a 내지 도 6c는 도 4의 Ⅰ-Ⅰ'선에 따른 제조공정중 노광부와 비노광부의 경계부분에서의 제조공정 단면도이다. 이때, 상기 노광부는 반도체기판중 칩 영역(도시하지 않음)을 제외한 스크라이브 레인 영역을 나타낸 것이고, 비노광부는 웨이퍼의 에지부분을 나타낸 것이다.
먼저, 도 5a 및 도 6a에 나타낸 바와 같이, 노광부(A) 및 비노광부(B)로 정의 된 반도체기판(11)전면상에 하부층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 노광부(A)의 소정영역에 제 1 모니터링 패턴(12a)을 형성하고, 상기 제 1 모니터링 패턴(12a)에 소정간격 이격되어 제 1 모니터링 패턴(12a)을 둘러싸는 형상의 제 2 모니터링 패턴(12b)을 형성한다.
이때, 상기 하부층은 처음에는 반도체기판(웨이퍼)(11)의 전면에 형성되는데 비노광부(B)에서는 감광막(도시하지 않음)에 대한 노광공정이 진행되지 않아 현상되지 못하므로(포지티브 감광막의 경우) 웨이퍼(도시하지 않음)의 에지부분(비노광부(B))에서는 메인 칩 및 스크라이브 레인 영역에 대한 패터닝공정후 잔류하는 하부층 잔류물(12c)이 남아있게 된다.
그리고, 상기 노광부(A)에서의 제 1 모니터링 패턴(12a)은 어떠한 선행공정을 보여주는 것으로 반도체기판(11)의 칩 영역(도시하지 않음)에서는 형성하고자하는 크기(하부층 패턴(도시하지 않음))로 형성한 것이고, 스크라이브 레인 영역에서는 프로세스 모니터하기에 적당한 크기로 형성한다. 이때, 상기 제 2 모니터링 패턴(12b)에 대해서는 뒤에서 설명하기로 한다.
도 5b 및 도 6b에 나타낸 바와 같이, 상기 제 1 및 제 2 모니터링 패턴(12a)(12b) 및 하부층 잔류물(12c)을 포함한 반도체기판(11)전면에 제 1 및 제 2 절연막(13)(14)을 차례로 형성한다. 이때, 상기 제 1 절연막(13)은 칩 영역(도시하지 않음)에서의 하부층 패턴(도시하지 않음)을 절연시키거나 보호하기 위한 막이고, 상기 제 2 절연막(14)은 제 1 절연막(13) 형성후 전면을 평탄화하기 위한 막으로 BPSG(Borophosphosilicste glass)와 같이 유동성이 우수한 물질을 사용하여 형성한다.
도 5c 및 도 6c에 나타낸 바와 같이, 상기 제 2 및 제 1 절연막(14)(13)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 제 1 모니터링 패턴(12a)의 중앙부분이 노출되는 모니터링 콘택홀(15) 및 상기 모니터링 콘택홀(15)의 외곽으로 상기 모니터링 콘택홀(15)을 둘러싸는 형상의 제 1 펜스 홀(16)을 형성한다. 그리고, 상기 노광부(A)와 상기 노광부(A)에 인접한 비노광부(B)간에 단차가 발생하였을 경우에는 그 경계부분에 제 2 펜스 홀(17)을 형성한다.
이때, 상기 모니터링 콘택홀(15)은 선행 공정과 후속공정의 정렬 정밀도를 측정하기 위한 포토 키(photo key)이다. 그리고, 상기 제 1 펜스 홀(16)은 상기 모니터링 콘택홀(15)이 대형화할 경우 평탄화를 위한 열처리공정시 상기 제 2 절연막(14)의 인장(tensile) 스트레스나, 제 2 절연막(14)과 제 1 및 제 2 모터링 패턴(12a)(12b)과의 압축(compressive)스트레스로 인한 크랙의 발생을 방지하기 위하여 형성하는 것이다. 이때, 상기 제 1 펜스 홀(16)을 1㎛이상의 크기로 형성할 경우 인장 스트레스나 압축 스트레스에 대해 좀 더 효과적이다.
그리고, 상기 제 1 펜스 홀(16)은 상기 제 2 모니터용 콘택홀(12b) 상측으로 형성한다. 즉, 상기 제 1 및 제 2 절연막(13)(14)을 식각하여 제 1 펜스 홀(16)을 형성할 때 에치스톱층과 같은 역할을 하도록 하여 반도체기판(11)까지 식각할 경우 발생할 수 있었던 파티클의 발생을 방지할 수 있는 것이다. 즉, 상기 제 2 모니터용 콘택홀(12b)은 기판에 대한 손상을 방지하기 위한 것이다.
또한, 상기 제 2 펜스 홀(17)은 제 2 절연막(14)에 대한 평탄화를 위한 열쳐리공정시 비노광부(B)에 형성된 하부층 잔류물(12c) 때문에 단차가 발생하여 노광부(A)와 비노광부(B)의 경계부분에서 비노광부(B)의 제 2 절연막(14)이 노광부(A)로 흐를 경우 제 2 펜스 홀(17)내로 흐르도록 하여 인장 스트레스와 압축 스트레스를 감소시킬 수 있다.
본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 모니터용 콘택홀을 둘러싸도록 형성되는 제 1 펜스 홀을 형성할 때 제 2 모니터링 패턴의 상측으로 형성하므로 반도체기판에 대한 식각을 방지하여 파티클(particle)이 발생하지 않으므로 웨이퍼의 오염을 방지할 수 있다.
둘째, 노광부와 비노광부간에 하부층 잔류물이나 절연막 잔류물 때문에 단차가 발생할 경우 그 경계면에 제 2 펜스 홀을 형성하여 인장 스트레스나 압축 스트레스를 감소시켜 크랙을 발생을 방지하므로 신뢰도 높은 반도체소자의 제조방법을 제공할 수 있다.
Claims (2)
- 반도체기판을 준비하는 단계;상기 반도체기판을 노광부 및 비노광부와, 스크라이브 레인 영역 및 메인 칩 영역으로 정의하는 단계;상기 반도체기판 전면에 하부층을 형성하는 단계;상기 하부층을 선택적으로 제거하여 상기 스크라이브 레인 영역에서는 모니터링 패턴을 형성하고, 상기 메인 칩 영역에서는 하부층 패턴을 형성하는 단계;상기 모니터링 패턴 및 하부층 패턴을 포함한 상기 반도체기판 전면에 절연막을 형성하는 단계;상기 절연막을 선택적으로 제거하여 상기 모니터링 패턴상으로는 모니터용 포토 키를 형성하고, 상기 노광부와 상기 노광부에 인접한 상기 비노광부간에 단차가 발생할 경우 상기 비노광부와 노광부의 경계부분에 형성된 상기 절연막을 선택적으로 제거하여 펜스 홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 펜스 홀은 1.0㎛ 이하로 형성하는 것을 특징으로 하는 크랙방지 패턴을 갖는 반도체소자의 제조방법.
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| KR1019970053996A KR100244296B1 (ko) | 1997-10-21 | 1997-10-21 | 반도체소자의 제조방법. |
Publications (2)
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- 1997-10-21 KR KR1019970053996A patent/KR100244296B1/ko not_active IP Right Cessation
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