KR100209727B1 - 반도체 소자의 금속층 식각모니터 방법 - Google Patents

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Abstract

본 발명은 금속층 습식식각후, 포토레지스트를 제거하지 않은 상태에서 식각완료 및 식각정도를 모니터 할 수 있는 반도체 소자의 금속층 식각 모니터 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 금속층 식각 모니터 방법은 칩(Chip)영역 및 스크라이브 레인(Scribe Lane) 영역으로 나누어진 반도체 기판상에 식각대상층 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 스크라이브 레인상에서는 서로 다른 폭을 갖는 복수개의 포토레지스트 패턴을 형성하고 칩(Chip)상에서는 패터닝 하고자 하는 폭으로 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 하부의 식각대상층을 습식식각법을 사용하여 선택적으로 식각하여 복수개의 식각대상층 패턴을 형성하는 단계; 그리고 상기 스크라이브 레인에 형성된 복수개의 포토레지스트 패턴 하부의 식각대상층 패턴을 포토레지스트 패턴이 있는 상태에서 모니터 하는 단계를 포함한다.

Description

반도체 소자의 금속층 식각모니터 방법
본 발명은 반도체 소자의 모니터 방법에 관한 것으로 특히 스크라이브 레인상에서 금속층 식각정도를 모니터하기 위한 반도체 소자의 금속층 식각모니터 방법에 관한 것이다.
일반적으로 웨이퍼(Wafer)상에서의 공정은 높은 정확도가 요구되고 공정진행중 웨이퍼가 적정 공정에서 벗어나거나 수율이 낮은 웨이퍼는 즉시 골라내야 한다.
따라서 웨이퍼는 공정스텝을 지날때마다 여러 가지 테스트와 평가를 받는다.
그러한 테스트와 평가의 방법으로 웨이퍼의 칩(Chip)들 사이의 스크라이브 레인(Scribe Lane)에 테스트 패턴(Test Pattern)을 만들어 공정완료후 검사하거나, 웨이퍼 홀더(Wafer Holder)에 포함된 빈 웨이퍼나 웨이퍼 조각을 이용한 테스트 웨이퍼(Test Wafer)를 사용하여 주요공정에 따른 평가를 하였다.
제1도는 일반적인 배선금속층의 습식식각(Wet Etch)후의 단면도로써, 반도체 기판(1)상에 배선금속층 및 포토레지스트(3)를 형성한 후 노광 및 현상공정으로 배선금속층 패턴형성 영역을 정의하여 포토레지스트(3)를 패터닝한 다음 패터닝된 포토레지스트를 마스크로 하여 습식식각법으로 배선금속층을 선택적으로 제거하여 배선금속층 패턴(2)을 형성한다.
이때, 제1도에 나타낸 바와 같은 배선금속층 패턴(2) 형성공정은 웨이퍼상에 나누어진 칩(Chip)상에서 이루어진다.
또한, 배선금속층 패턴 형성공정시 습식식각법을 사용한 배선금속층 패턴 형성공정은 측면깍임(Side Cutting)이 발생한다.
이때, 측면깍임은 배선금속층 상층의 포토레지스트와의 접착성(Adhesion)이 우수하면 수직식각이 우수하여 언더컷(Under Cut) 발생에 별다른 영향을 받지 않는다.
그러나, 배선금속층으로 많이 사용하는 Al 또는 Al+Ti/W와 같은 금속층은 그 특성상 포토레지스트와의 계면(界面)에서 접착성이 불충분하여 수평식각이 심해 언더컷(Under Cut)이 발생한다.
특히, Al은 식각속도가 빨라 약간의 부주의에도 언더컷이 심하게 발생될 수 있다.
또한, 식각공정후 배선 금속층의 과소식각에 대해서도 검사할 필요가 있었다.
칩상에서 이루어지는 배선금속층 식각공정은 그 위치를 정확히 판별하기 어려워 정확한 배선금속층 패턴형성 여부검사가 어려운 문제점이 있었다.
그러므로, 후속공정 진행후 배선금속층 패턴의 불량(과소식각 또는 과도식각)이 발견되면 배선금속층 패턴형성을 재작업하거나 웨이퍼 자체를 폐기하는 등 시간 및 경제적 손실이 발생하였다.
본 발명은 상기와 같은 종래의 문제점들을 해결하기 위하여 안출한 것으로 금속층 습식식각후, 포토레지스트를 제거하지 않은 상태에서 식각완료 및 식각상태를 검사하기 위해 스크라이브 레인상에서 금속층 식각정도를 모니터 할 수 있는 반도체 소자의 금속층 식각 모니터 방법을 제공하는데 그 목적이 있다.
제1도는 일반적인 금속층 습식식각 단면도.
제2도는 웨이퍼상에서의 스크라이브 레인 구성도.
제3a도 내지 제3c도는 본 발명 반도체 소자의 금속층 식각 모니터 방법을 나타낸 평면순서도 및 그에 따른 단면순서도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 배선 금속층
22 : 포토레지스트
본 발명에 따른 반도체 소자의 금속층 식각 모니터 방법은 칩(Chip)영역 및 스크라이브 레인(Scribe Lane) 영역으로 나누어진 반도체 기판상에 식각대상층 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 스크라이브 레인상에서는 서로 다른 폭을 갖는 복수개의 포토레지스트 패턴을 형성하고 칩(Chip)상에서는 패터닝 하고자 하는 폭으로 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 하부의 식각대상층을 습식식각법을 사용하여 선택적으로 식각하여 복수개의 식각대상층 패턴을 형성하는 단계; 그리고 상기 스크라이브 레인에 형성된 복수개의 포토레지스트 패턴 하부의 식각대상층 패턴을 포토레지스트 패턴이 있는 상태에서 모니터 하는 단계를 포함한다.
이하에서, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속층 식각 모니터 방법을 설명하면 다음과 같다.
제2도는 웨이퍼상에서의 스크라이브 레인(Scribe Lane)을 나타낸 구성도로써 웨이퍼(10)상에 형성된 복수개의 칩(Chip)(11)들 사이의 스크라이브 레인(12)에 테스트 패턴(Test Pattern)을 형성하여 공정에 대한 테스트 또는 검사를 한다.
제3a도 내지 (c)는 본 발명에 따른 반도체 소자의 금속층 식각 모니터 방법을 나타낸 평면순서도 및 그에 따른 단면순서도이다.
먼저, 제3도는 제2도에 나타낸 바와 같이 칩(Chip)들 사이의 스크라이브 레인(Scribe Lane)에서의 공정을 나타낸 것이다(이때 칩상에서의 공정은 도면에서 도시하지 않음).
제3a도에 나타낸 바와 같이, 반도체 기판(20)상에 배선금속층(21) 및 포토레지스트(22)를 차례로 형성한다.
이때, 배선금속층(21)은 Al 또는 Al+Ti/W중 어느 하나를 사용하여 형성한다.
그리고, 아직 노광 및 현상공정전이므로 A-A'선에 따른 단면도. B-B'선에 따른 단면도 및 C-C'선에 따른 단면도는 동일한 형상임을 알수 있다.
제3b도에 나타낸 바와 같이 상기 포토레지스트(22)를 노광 및 현상하여 서로 다른 폭을 갖는 복수개의 배선금속층 형성영역을 정의하고 포토레지스트를 패터닝하여 복수개의 포토레지스트 패턴을 형성한다.
본 발명에 따른 실시예에서는 3가지 폭을 갖는 제1, 제2, 제3포토레지스트 패턴(22a)(22c)을 형성하였다.
이때, 제2포토레지스트 패턴(22b)은 스크라이브 레인(Scribe Lane)상에서 뿐만 아니라 칩(Chip)(도시하지 않음)상에서의 포토레지스트 패턴의 폭과 동일한 폭으로 형성하는 것이다.
그리고, 제1포토레지스트 패턴(22a)은 제2포토레지스트 패턴(22b)의 폭보다 2배의 폭을 갖도록 형성한다.
또한, 제3포토레지스트 패턴(22c)은 제2포토레지스트 패턴(22b)의 폭에 비해 ½배의 폭을 갖도록 형성한다.
제3c도에 나타낸 바와 같이 상기 제1, 제2, 제3포토레지스트 패턴(22a)(22b)(22c)을 마스크로 하여 하부의 배선금속층(21)을 습식식각(Wet Etch)법을 사용하여 동시에 선택적으로 제거한다.
그러면, 배선금속층(21)은 상층의 제1, 제2, 제3포토레지스트 패턴(22a)(22b)(22c)의 폭에 따라 서로 다른 폭의 제1, 제2, 제3배선금속층 패턴(21a)(21b)(21c)으로 형성된다.
이때, 각 배선금속층 패턴(21a)(21b)(21c)은 습식식각 때문에 약간의 언더컷이 발생한다.
또한, 포토레지스트 패턴(22a)(22b)(22c)과 접해있는 배선금속층 패턴(21a)(21b)(21c)의 상측 에지부(b)는 반도체 기판(20)과 접해있는 하측 에지부(a)에 비해 포토레지스트 패턴(22a)(22b)(22c)과의 접착성이 떨어지므로 이 또한 언더컷의 원인이 된다.
이때, 배선금속층 패턴(21a)(21b)(21c)의 과소식각을 알아보기 위해 제1포토레지스트 패턴(22a) 하부의 제1배선금속층 패턴(21a)에 측면깍임(Side Cutting)이 있는지를 모니터한다.
일반적으로 포토레지스트는 거의 투명하며 아주 연한 노란색을 띄고 있고, Al은 흰색을 띄고 있다가 종말점(Endpoint)이 노출되면서 약간 어두운 색을 띄므로 배선금속층 패턴의 측면깍임에 대한 모니터가 가능한 것이다.
이때, 평면상에서 제1포토레지스트 패턴(22a)을 통해 보이는 제1배선금속층 패턴(21a) 하측 에지점(a)과 상측 에지점(b)이 제1포토레지스트 패턴(22a)내에서 기울어져 보이는 측면깍임(Side Cutting)이 확인되면 칩(Chip)상에서 형성되는 배선금속층(도시하지 않음) 또한 과소식각은 아닌 것으로 검사되는 것이다.
즉, 제1배선금속층 패턴(21a)을 형성하고자 하는 패턴 보다 2배의 크기로 형성했기 때문에 과소식각에 대한 모니터가 용이한 것이다.
또한, 평면상에서 제3포토레지스트 패턴(22c)을 통해 보이는 제3배선금속층 패턴(21c)의 경우는 과다식각을 검사하기 위한 것으로 제1배선금속층 패턴(21a)을 식각하는 공정 및 조건과 동일한 공정 및 조건에서 습식식각한 것이다.
이때, 제3포토레지스트 페턴(22c)을 통해서 제3배선금속층 패턴(22c)의 하측 에지점(a)과 상측 에지점(b)이 제3포토레지스트 패턴(22c)내에서 기울어져 보이는 측면깍임(Side Cutting)이 확인되면 칩상에서 형성되는 배선금속층의 식각이 과다식각은 아닌 것으로 검사된다.
그러나, 상기 제3배선금속층 패턴(22c)은 칩상에서 형성되는 배선금속층 패턴(도시하지 않음)과 동일한 폭으로 형성하는 제2배선금속층 패턴(21b)의 ½배로 형성하는 것으로 제2배선금속층 패턴(21b)이 임계치수(Critical Dimension) 이하로 형성되는 가를 모니터하기 위한 것이다.
즉, 제1배선금속층 패턴(21a)의 측면깍임 확인에 의해 제2배선금속층 패턴(21b)이 습식식각 공정후 과소식각이 아닌 것으로 검사되었더라도 제3포토레지스트 패턴(22c)을 통해서 모니터하는 제3배선금속층 패턴(22c)이 모니터되지 않으면 과다식각으로 판별된다.
즉, 칩상에서의 배선금속층으로 사용하기에는 너무 많이 식각(과다 식각)되었음을 알 수 있는 것이다.
그러므로, 제1배선금속 패턴(21a)이 제1포토레지스트 패턴(22a) 밖으로 형성된 것이 확인되면 습식식각 공정을 추가하는 것이고 제3배선금속막 패턴(21c)이 제3포토레지스트 패턴(22c)을 통해 확인되지 않으면 과다식각인 것을 확인하여 배선금속층을 형성공정을 재작업하거나 웨이퍼를 폐기하는 것이다.
본 발명에 따른 반도체 소자의 금속층 식각 모니터 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 스크라이브 레인상에서 배선금속층의 식각상태를 모니터 할 수 있으므로 시간 및 경제적인 손실을 감소시킬수 있다.
둘째, 포토레지스트 패턴이 있는 상태에서 하부의 배선금속층을 모니터하므로 공정 수행 상태를 쉽게 검사함은 물론 추가 식각공정시 유리하다.

Claims (4)

  1. 칩(Chip)영역 및 스크라이브 레인(Scribe Lane) 영역으로 나누어진 반도체 기판상에 식각대상층 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 스크라이브 레인상에서는 서로 다른 폭을 갖는 복수개의 포토레지스트 패턴을 형성하고 칩(Chip)상에서는 패터닝 하고자 하는 폭으로 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 하부의 식각대상층을 습식식각법을 사용하여 선택적으로 식각하여 복수개의 식각대상층 패턴을 형성하는 단계; 그리고 상기 스크라이브 레인에 형성된 복수개의 포토레지스트 패턴 하부의 식각대상층 패턴을 포토레지스트 패턴이 있는 상태에서 모니터 하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속층 식각모니터 방법.
  2. 제1항에 있어서, 상기 스크라이브 라인상에 형성되는 서로 다른 폭을 갖는 복수개의 포토레지스트 패턴은 동일 공정 칩(Chip)상에서 형성하고자 하는 포토레지스트 패턴 폭보다 큰 폭을 갖는 제1포토레지스트 패턴, 칩상에서 형성하고자 하는 포토레지스트 패턴폭과 동일한 폭을 갖는 제2포토레지스트 패턴 및 칩상에서 형성하고자 하는 포토레지스트 패턴 폭보다 작은 폭을 갖는 제3포토레지스트 패턴의 3가지 폭을 갖는 제1, 제2, 제3포토레지스트 패턴으로 형성함을 특징으로 하는 반도체 소자의 금속층 식각모니터 방법.
  3. 제1항에 있어서, 상기 식각대상층은 금속층인 것을 특징으로 하는 반도체 소자의 금속층 식각모니터 방법.
  4. 제3항에 있어서, 상기 금속층은 Al 또는 Al+Ti/W중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속층 식각모니터 방법.
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