JPS59182541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59182541A JPS59182541A JP5509083A JP5509083A JPS59182541A JP S59182541 A JPS59182541 A JP S59182541A JP 5509083 A JP5509083 A JP 5509083A JP 5509083 A JP5509083 A JP 5509083A JP S59182541 A JPS59182541 A JP S59182541A
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- JP
- Japan
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- layers
- layer
- etching
- film
- underside
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、特に適正なエツ
チングを行なうことができる技術に関するものである。
チングを行なうことができる技術に関するものである。
半導体装置は通常半導体基板の表面に導電層や絶縁層を
多層に形成しているが、これらの各層を単に順序的に積
層構成するのみではそのパターン形状に応じて表面に凸
凹が形成されることになる。
多層に形成しているが、これらの各層を単に順序的に積
層構成するのみではそのパターン形状に応じて表面に凸
凹が形成されることになる。
例えば、第１Ａ１層を所定のパターンに形成した上に通
常の方法で層間絶縁膜を均一厚さに形成すればこの膜の
上面は第１Ａ１層のパターン形状に応じた凹凸状とされ
る。したがって、この膜上に更に第２Ａ１層を形成する
ときには、この第２Ａ１層は凹凸面に沿って延在される
構成となり、第２ｋ１層の厚さが小さいときや凹凸のス
テ／プが大きいときにはステップ部において第２Ａ１層
の断線を生じることがある。また、このような凹凸が存
在することは第２Ａ７層やその他の上層におけるパター
ニングを微細化する上での障害になっている。
常の方法で層間絶縁膜を均一厚さに形成すればこの膜の
上面は第１Ａ１層のパターン形状に応じた凹凸状とされ
る。したがって、この膜上に更に第２Ａ１層を形成する
ときには、この第２Ａ１層は凹凸面に沿って延在される
構成となり、第２ｋ１層の厚さが小さいときや凹凸のス
テ／プが大きいときにはステップ部において第２Ａ１層
の断線を生じることがある。また、このような凹凸が存
在することは第２Ａ７層やその他の上層におけるパター
ニングを微細化する上での障害になっている。
このことから、近年では表面を平坦にした層間絶縁膜を
形成する試みがなされている。例えば第１図に示すよう
に半導体基板１の表面上にバイアススパッタ法等を用い
てＳｉｎ、等の層間絶縁膜２を形成すれば、破線で示す
従来の凹凸型と異なり第１Ａ１層３の有無に拘らずに平
坦な表面を得ることができ、その上に形成する第２Ａ１
層等の前述した不具合を解消することができる。
形成する試みがなされている。例えば第１図に示すよう
に半導体基板１の表面上にバイアススパッタ法等を用い
てＳｉｎ、等の層間絶縁膜２を形成すれば、破線で示す
従来の凹凸型と異なり第１Ａ１層３の有無に拘らずに平
坦な表面を得ることができ、その上に形成する第２Ａ１
層等の前述した不具合を解消することができる。
しかしながら、このような層間絶縁膜２を適用すると、
その下側に第１Ａ７層３の存在する部分と存在しない部
分とで層間絶縁膜の厚さが異なることになり、第１Ａ［
層３上の眉間絶縁膜２にスルーホールをエンチング（開
窓）する際に新たな問題が生じる。即ち、通常のエツチ
ング、特にプラズマエツチング等のドライエツチングで
は、エンチング装置内のガス成分等を検出してエツチン
グの終点検出のモニタリングを行なっているが、第１図
のように第１ＡＡ層３の存在する部分とそうてな、いス
クライプライン部４のような箇所に同時にスルーホール
を形成する場合には、先に第１Ａ１層３の存在する部分
のエンチングが適正に完了されても他の部分では未だに
完了されていないため、モニタリングがこれに影響され
ることになり、スルーホールにおけるジャストエツチン
グが得られない。このため、第１ Ａ ７ 、ｌｉ ３
の存在する部分に対してはオーバエンチングすることが
必要になり、例えばスルーホールに所謂目はずれ（配線
層とスルーホール形成用マスクの位置ずれ）が生じたと
きには、第２図に示すように、第１Ａ１層３の側部にフ
レバス５が形成されてしまう。したがって、この状態で
第２ｋ１層６を形成すると段切れが発生し、第２Ａノ層
６の断線を生じるという問題が生じる。
その下側に第１Ａ７層３の存在する部分と存在しない部
分とで層間絶縁膜の厚さが異なることになり、第１Ａ［
層３上の眉間絶縁膜２にスルーホールをエンチング（開
窓）する際に新たな問題が生じる。即ち、通常のエツチ
ング、特にプラズマエツチング等のドライエツチングで
は、エンチング装置内のガス成分等を検出してエツチン
グの終点検出のモニタリングを行なっているが、第１図
のように第１ＡＡ層３の存在する部分とそうてな、いス
クライプライン部４のような箇所に同時にスルーホール
を形成する場合には、先に第１Ａ１層３の存在する部分
のエンチングが適正に完了されても他の部分では未だに
完了されていないため、モニタリングがこれに影響され
ることになり、スルーホールにおけるジャストエツチン
グが得られない。このため、第１ Ａ ７ 、ｌｉ ３
の存在する部分に対してはオーバエンチングすることが
必要になり、例えばスルーホールに所謂目はずれ（配線
層とスルーホール形成用マスクの位置ずれ）が生じたと
きには、第２図に示すように、第１Ａ１層３の側部にフ
レバス５が形成されてしまう。したがって、この状態で
第２ｋ１層６を形成すると段切れが発生し、第２Ａノ層
６の断線を生じるという問題が生じる。
本発明は表面を平坦化した層間絶縁層の第１Ａ１層の存
在する部分のエツチングを適正に行ない、これによりか
かる部位でのオーバエンチングを防止して第２Ａ／層の
断線等の不具合を防止することができる半導体装置の製
造方法を提供することにある。
在する部分のエツチングを適正に行ない、これによりか
かる部位でのオーバエンチングを防止して第２Ａ／層の
断線等の不具合を防止することができる半導体装置の製
造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、第１Ａ１層等の下側層を本来不必要とする半
導体基板上の部位にも下側層と同一条件でダミー下側層
を形成しておき、その上に層間膜を形成してこれをエン
チングすることにより、エンチングの終点検出のモニタ
リングを正確なものとし、下側層におけるエツチングを
適正に行なうことができるようにしたものである。
導体基板上の部位にも下側層と同一条件でダミー下側層
を形成しておき、その上に層間膜を形成してこれをエン
チングすることにより、エンチングの終点検出のモニタ
リングを正確なものとし、下側層におけるエツチングを
適正に行なうことができるようにしたものである。
第３図は本発明方法を工程順に説明する図であり、同図
＋Ａ）において半導体基板（ウニノ・−）１０は、領域
１１を各チップ領域、領域１２をスクライブライン領域
とし、特にチップ領域１１の主面部には図外の種々の回
路素子を形成して絶縁層の表面が露呈されているものと
する。
＋Ａ）において半導体基板（ウニノ・−）１０は、領域
１１を各チップ領域、領域１２をスクライブライン領域
とし、特にチップ領域１１の主面部には図外の種々の回
路素子を形成して絶縁層の表面が露呈されているものと
する。
この半導体基板１０表面に同図（Ａ）のようにＡ１層１
３を全面蒸着し、かつその上にホトレジスト膜１４を形
成する。そして、常法のホトリソグラフィ技術によって
ホトレジスト膜１４をパターニングしかつパターニング
されたホトレジスト膜１４をマスクとしてＡ／層１３を
選択エンチングすることにより、同図（Ｂ）に示す第１
Ａ１層１３を形成する０下（ｌｕｌ１層としてのこの第
１Ａｌ藝１３はチップ領域１１内においては所定の回路
パターン形状に構成されるが、本来必要とされないスク
ラブライン領域１２にもダミー下側層１３ａとして形成
されている。この場合、ダミー下側層としての第１Ａ７
層１３ａはスクライプライン領域１２の平面形状に沿っ
て延設され、その表面積はスクライプライン領域１２の
２／３以上設けることが肝要である０次いで、同図（Ｃ
）のようにバイアススパッタ法を用いて８ｉ０．の層間
絶縁膜１５を形成すれば、この膜１５は表面が平坦な膜
として形成される。
３を全面蒸着し、かつその上にホトレジスト膜１４を形
成する。そして、常法のホトリソグラフィ技術によって
ホトレジスト膜１４をパターニングしかつパターニング
されたホトレジスト膜１４をマスクとしてＡ／層１３を
選択エンチングすることにより、同図（Ｂ）に示す第１
Ａ１層１３を形成する０下（ｌｕｌ１層としてのこの第
１Ａｌ藝１３はチップ領域１１内においては所定の回路
パターン形状に構成されるが、本来必要とされないスク
ラブライン領域１２にもダミー下側層１３ａとして形成
されている。この場合、ダミー下側層としての第１Ａ７
層１３ａはスクライプライン領域１２の平面形状に沿っ
て延設され、その表面積はスクライプライン領域１２の
２／３以上設けることが肝要である０次いで、同図（Ｃ
）のようにバイアススパッタ法を用いて８ｉ０．の層間
絶縁膜１５を形成すれば、この膜１５は表面が平坦な膜
として形成される。
次に、前記第１Ａｌ／！１３上の層間絶縁膜１５にスル
ーホールを形成し、同時にスクライブライン領域１２の
層間絶縁膜を除去するために、同図（口のように常法に
よりホトレジスト１６を）くターニングする。そして、
本例の場合にはこれをエツチング液に漬けて若干のウニ
ントエッチングを行なう。これは、スルーホールにおけ
るステップを緩やかなものにする上で有効である。しか
る上で、これをプラズマエツチング装置内にセントし、
従来と同様なモニタリングを行ないながらドライエツチ
ングを施す。すると、本例ではスクライブライン領域１
２の層間絶縁膜１５の大部分（２層３面積以上）はスル
ーホール形成部位（第１ｋ１層１３の存在する部位）の
層間絶縁膜１５と同一厚さに形成されていることから、
同図（ト）のように、スルーホール１７が第１ＡｅＪｉ
１３の表面深さにまでエンチングされるのと同時にスク
ライプライン領域１２の１層間絶縁膜１５もダミー下側
層１３ａが露呈されるまでエンチングされる。したがっ
て、この時点で眉間絶縁膜１５のエンチング反応ハ急激
に減少し、この変化によってモニタリングがエツチング
の終点を検出する。これにより、エツチングは直ちに停
止され、第１ Ａ １層１３の部位におけるオーバエツ
チングが防止されるのであり、同図のように目はずれが
生じていてもフレバスが生成されることはない。したが
って、同図（Ｆ）のようにホトレジスト１６を除去した
層間絶縁膜１５上に上イＶ＋＋層としての第２Ａｌ／Ｍ
１８を形成してもスルーホール１７における断線は防市
できる。
ーホールを形成し、同時にスクライブライン領域１２の
層間絶縁膜を除去するために、同図（口のように常法に
よりホトレジスト１６を）くターニングする。そして、
本例の場合にはこれをエツチング液に漬けて若干のウニ
ントエッチングを行なう。これは、スルーホールにおけ
るステップを緩やかなものにする上で有効である。しか
る上で、これをプラズマエツチング装置内にセントし、
従来と同様なモニタリングを行ないながらドライエツチ
ングを施す。すると、本例ではスクライブライン領域１
２の層間絶縁膜１５の大部分（２層３面積以上）はスル
ーホール形成部位（第１ｋ１層１３の存在する部位）の
層間絶縁膜１５と同一厚さに形成されていることから、
同図（ト）のように、スルーホール１７が第１ＡｅＪｉ
１３の表面深さにまでエンチングされるのと同時にスク
ライプライン領域１２の１層間絶縁膜１５もダミー下側
層１３ａが露呈されるまでエンチングされる。したがっ
て、この時点で眉間絶縁膜１５のエンチング反応ハ急激
に減少し、この変化によってモニタリングがエツチング
の終点を検出する。これにより、エツチングは直ちに停
止され、第１ Ａ １層１３の部位におけるオーバエツ
チングが防止されるのであり、同図のように目はずれが
生じていてもフレバスが生成されることはない。したが
って、同図（Ｆ）のようにホトレジスト１６を除去した
層間絶縁膜１５上に上イＶ＋＋層としての第２Ａｌ／Ｍ
１８を形成してもスルーホール１７における断線は防市
できる。
なお、スクライプライン領域１２に形成したダミー下側
層（Ａｌ）１３ａは、チップ分割時に削除される。この
とき、ダミー下側層は前回のようにスクライプライン領
域１２の幅方向に分割させた構成にしてＳけば、スクラ
イプを容易なものにできる。
層（Ａｌ）１３ａは、チップ分割時に削除される。この
とき、ダミー下側層は前回のようにスクライプライン領
域１２の幅方向に分割させた構成にしてＳけば、スクラ
イプを容易なものにできる。
（１）スクライプライン領域のように、本来下側層とし
ての第１Ａ１層を必要点しない部分に第１Ａ１層を同一
条件で形成しておき、必要箇所の°エツチング液に同時
にエツチングを行なうことにより、必要としない部分の
エツチング条件を必要箇所と同様なものとし、これによ
りモニタリングを可能にして適正なエンチングを実現で
きる。
ての第１Ａ１層を必要点しない部分に第１Ａ１層を同一
条件で形成しておき、必要箇所の°エツチング液に同時
にエツチングを行なうことにより、必要としない部分の
エツチング条件を必要箇所と同様なものとし、これによ
りモニタリングを可能にして適正なエンチングを実現で
きる。
（２） スクライブライン領域に下側層を形成してお
いても、チップ分割と共に除去できるので、性能上問題
になることはない。
いても、チップ分割と共に除去できるので、性能上問題
になることはない。
（３）スルーホール等のエンチングを適正に行ない得る
ので、目はずれが生じたときにもフレバスが発生するこ
とはなく、上側層としての第２ Ａ １層に［８を生じ
ることはない。
ので、目はずれが生じたときにもフレバスが発生するこ
とはなく、上側層としての第２ Ａ １層に［８を生じ
ることはない。
（４）従来のエツチング装置δにおけるモニタリングシ
ステムをそのまま使用できるので、製造装装置を新たに
設備することはない。
ステムをそのまま使用できるので、製造装装置を新たに
設備することはない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもないｎ例えば、下側層を設け
る領域はスクライブエリア以外でも可能である。また、
下側層や上側層にはＭ。等の他の金属や不純物をドープ
させた多結晶シ、リコンでもよく、層間（絶縁）膜には
、ＰＳＧＸＳｉＮ等でもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもないｎ例えば、下側層を設け
る領域はスクライブエリア以外でも可能である。また、
下側層や上側層にはＭ。等の他の金属や不純物をドープ
させた多結晶シ、リコンでもよく、層間（絶縁）膜には
、ＰＳＧＸＳｉＮ等でもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の層間膜
のエンチング技術に適用した場合について説明したが、
それに限定されるものではなく多層配線技術を必要とす
るものには殆んど適用することができる。
をその背景となった利用分野である半導体装置の層間膜
のエンチング技術に適用した場合について説明したが、
それに限定されるものではなく多層配線技術を必要とす
るものには殆んど適用することができる。
第１図は平坦表面の層間膜を形成した状態の断面図、
第２図はその不具合を説明するための断面図、第３図（
４）〜（ト）は本発明方法を説明するための工程順の断
面図である。 １０・・・半導体基板、１１・・・チップ領域、１２・
・・スクライブライン領域、１３・・・第１Ａ１ｍ、１
３ａ・・・ダミーＡ１層、１５・・・層間絶縁膜、１７
・・・スルーホール、１８・・第２Ａ１層。 代理人 弁理士 高 橋 明 大
４）〜（ト）は本発明方法を説明するための工程順の断
面図である。 １０・・・半導体基板、１１・・・チップ領域、１２・
・・スクライブライン領域、１３・・・第１Ａ１ｍ、１
３ａ・・・ダミーＡ１層、１５・・・層間絶縁膜、１７
・・・スルーホール、１８・・第２Ａ１層。 代理人 弁理士 高 橋 明 大
Claims (1)
- 【特許請求の範囲】 １、下側層と上側層との間に形成される眉間膜をエンチ
ングするに際し、下側層を本来必要としない部位にも前
記下側層と同一条件でダミー下側層を形成しておき、前
記下側層に対応する部位の前記層間膜のエンチングと同
時にダミー下側層に対応する部位をエツチングすること
を特徴とする半導体装置の製造方法。 ２、層間膜はバイアススパッタ法等により形成してその
表面が平坦になるように構成してなる特許請求の範囲第
１項記載の半導体装置の製造方法。 ３、下側層は第１Ａ７層、上側層は第２Ａ７層で、眉間
膜はＳｉｎ、膜等の層間絶縁膜として構成してなる特許
請求の範囲第１項又は第２項記載の半導体装置の製造方
法。 ４、ダミー下側層をチップ間のスクライプライン領域に
形成してなる特許請求の範囲第１項ないし第３項のいず
れかに記載の半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5509083A JPS59182541A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5509083A JPS59182541A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182541A true JPS59182541A (ja) | 1984-10-17 |
Family
ID=12989028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5509083A Pending JPS59182541A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285426A (ja) * | 1986-06-03 | 1987-12-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US6664650B2 (en) * | 1998-05-07 | 2003-12-16 | Samsung Electronics Co., Ltd. | Method of forming an alignment key on a semiconductor wafer |
| EP1419523A1 (en) * | 2001-08-23 | 2004-05-19 | ACM Research, Inc. | Dummy structures to reduce metal recess in electropolishing process |
| JP2010147247A (ja) * | 2008-12-18 | 2010-07-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1983
- 1983-04-01 JP JP5509083A patent/JPS59182541A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285426A (ja) * | 1986-06-03 | 1987-12-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0528896B2 (ja) * | 1986-06-03 | 1993-04-27 | Oki Electric Ind Co Ltd | |
| US6664650B2 (en) * | 1998-05-07 | 2003-12-16 | Samsung Electronics Co., Ltd. | Method of forming an alignment key on a semiconductor wafer |
| EP1419523A1 (en) * | 2001-08-23 | 2004-05-19 | ACM Research, Inc. | Dummy structures to reduce metal recess in electropolishing process |
| EP1419523A4 (en) * | 2001-08-23 | 2007-12-19 | Acm Res Inc | DUMMY STRUCTURES FOR REDUCING METAL SAVINGS IN AN ELECTROPOLICATION PROCESS |
| JP2010147247A (ja) * | 2008-12-18 | 2010-07-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8722512B2 (en) | 2008-12-18 | 2014-05-13 | Sanyo Semiconductor Co., Ltd. | Method of manufacturing semiconductor device with a dummy layer |
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