JPS62285426A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS62285426A JPS62285426A JP12720086A JP12720086A JPS62285426A JP S62285426 A JPS62285426 A JP S62285426A JP 12720086 A JP12720086 A JP 12720086A JP 12720086 A JP12720086 A JP 12720086A JP S62285426 A JPS62285426 A JP S62285426A
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- etched
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は半導体素子の製造方法に関し、特にエツチング
の終点検出法に関する。
の終点検出法に関する。
（従来の技術）
従来、ドライエツチングの終点検出法として様様なもの
が実用化あるいは提案されているが、その中でも代表的
なものとして、文献筒３８回応用物理学会学術講演会予
稿集、講演＆ １４ ａ −Ｗ−８、第３８６頁（１９
７７，１０）に記載され℃いる発光分光法、レーザー法
、または文献ジャーナル・オヴ・パキ、−ム・サイエン
ス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆ Ｖ
ａｃｕｕｍ ５ｃＬｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌ
ｏｇｙ ）１６（２） 、 Ｍａｒ、／Ａｐｒ、 １９
７９ 、 ｐ、ｐ、 ３８５−３８７に記載されている
電極電圧法などがある。ここで説明を簡単にする念め被
エツチング物としてはＳｉＯ□、エツチングガスとして
ＣＦ４、また基板としてＳｉあるいはＧａＡｓを考える
。
が実用化あるいは提案されているが、その中でも代表的
なものとして、文献筒３８回応用物理学会学術講演会予
稿集、講演＆ １４ ａ −Ｗ−８、第３８６頁（１９
７７，１０）に記載され℃いる発光分光法、レーザー法
、または文献ジャーナル・オヴ・パキ、−ム・サイエン
ス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆ Ｖ
ａｃｕｕｍ ５ｃＬｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌ
ｏｇｙ ）１６（２） 、 Ｍａｒ、／Ａｐｒ、 １９
７９ 、 ｐ、ｐ、 ３８５−３８７に記載されている
電極電圧法などがある。ここで説明を簡単にする念め被
エツチング物としてはＳｉＯ□、エツチングガスとして
ＣＦ４、また基板としてＳｉあるいはＧａＡｓを考える
。
発光分光法とは、最もよく用いられている方法でＳ ｉ
０２のエツチング終了前後でのプラズマ放電の発光ス４
クトルの変化を利用したもので、実際てはＣｏ、Ｆ（フ
ッ素ラジカル）等の特定発光波長の発光強度の変化をモ
ニターし、エツチングの終点を検出している。レーザー
法とは、レーザー光をエツチング試料にあて、エツチン
グ終了前後での反射率の変化、或いはＳｉｏ２のエツチ
ングではエッチング進行中のレーザー光の干渉を利用し
て終点を検出している。電極電圧法では、プラズマのイ
／ピーダ／スがエツチング終了前後で変化することを利
用し、それを電極電圧の変化としてモニターしているも
のである。
０２のエツチング終了前後でのプラズマ放電の発光ス４
クトルの変化を利用したもので、実際てはＣｏ、Ｆ（フ
ッ素ラジカル）等の特定発光波長の発光強度の変化をモ
ニターし、エツチングの終点を検出している。レーザー
法とは、レーザー光をエツチング試料にあて、エツチン
グ終了前後での反射率の変化、或いはＳｉｏ２のエツチ
ングではエッチング進行中のレーザー光の干渉を利用し
て終点を検出している。電極電圧法では、プラズマのイ
／ピーダ／スがエツチング終了前後で変化することを利
用し、それを電極電圧の変化としてモニターしているも
のである。
（発明が解決しようとする問題点）
しかしながら、以上述べたいずれの方法によっても、コ
ンタクトホールのエツチング等の場合、被エツチング物
の開口面積が微小なため信号の強度変化も小さく、エツ
チング終点の検出が困難であった。
ンタクトホールのエツチング等の場合、被エツチング物
の開口面積が微小なため信号の強度変化も小さく、エツ
チング終点の検出が困難であった。
そこで、本発明の目的は、被エツチング物の開口面積が
小さな場合でも、確実にエツチングの終点を検出できる
エツチングの終点検出方法を提供することにある。
小さな場合でも、確実にエツチングの終点を検出できる
エツチングの終点検出方法を提供することにある。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、基体の半導体素
子が形成されていない領域上て、この基体とは色等によ
り識別でき且つ所定のエッチャントにより速かにエツチ
ング除去できるパターン体を形成し、この表面ば光透過
性のある絶縁膜を積層し、少なくともこの絶縁膜の所定
領域を前記エッチャントにより速かに除去しさらに前記
エラチャン１ｍよりこの所定領域下の前記・２タ一ン体
をエツチングしこの所定領域下の前記パターン体が消滅
したのを確認しエツチングを終了するものである。
子が形成されていない領域上て、この基体とは色等によ
り識別でき且つ所定のエッチャントにより速かにエツチ
ング除去できるパターン体を形成し、この表面ば光透過
性のある絶縁膜を積層し、少なくともこの絶縁膜の所定
領域を前記エッチャントにより速かに除去しさらに前記
エラチャン１ｍよりこの所定領域下の前記・２タ一ン体
をエツチングしこの所定領域下の前記パターン体が消滅
したのを確認しエツチングを終了するものである。
（作用）
以上説明したように本発明によればチェック・々ターン
において５ｉＯ７のような光透過性のある被エツチング
物の下に、その被エツチング物のエッチャントでエツチ
ングできるような光透過性のないエツチングレートの大
きなバタン体を設は念ので、その下層のｄ’タン体がな
くなった事を確認することにより、被エツチング物の開
口面積には全く依存することなく上層の被エツチング物
のエツチング終点を検出することができる。
において５ｉＯ７のような光透過性のある被エツチング
物の下に、その被エツチング物のエッチャントでエツチ
ングできるような光透過性のないエツチングレートの大
きなバタン体を設は念ので、その下層のｄ’タン体がな
くなった事を確認することにより、被エツチング物の開
口面積には全く依存することなく上層の被エツチング物
のエツチング終点を検出することができる。
ただし、前記絶縁膜のジャストエツチングから前記・ぐ
ター／体のエツチング終了までの時間に、前記パターン
体は若干のオーバーエツチングされることになるが、前
記パターン体をすばやくエツチングすることで実用上何
ら問題とはならず、むしろ実際のエツチングでは必ずオ
ーバーエツチングを導入しているのでかえって自己的に
オーバーエツチングを含んだエツチングが可能である。
ター／体のエツチング終了までの時間に、前記パターン
体は若干のオーバーエツチングされることになるが、前
記パターン体をすばやくエツチングすることで実用上何
ら問題とはならず、むしろ実際のエツチングでは必ずオ
ーバーエツチングを導入しているのでかえって自己的に
オーバーエツチングを含んだエツチングが可能である。
（実施例）
第１図（ａ）〜（ｅ）は本発明の詳細な説明するための
ＧａＡｓＩＣの工程断面図であり、以下図面に清って説
明する。
ＧａＡｓＩＣの工程断面図であり、以下図面に清って説
明する。
まず第１図（ａ）に示すように、ＧａＡｓの基板１、電
界効果トランジスタのＷ −Ａｔのｆ−）電極２、電界
効果トランジスタのＡｕＧｅ／Ｎｉ／Ａｕのオーミック
電極３、終点検出の念めに形成した５００〜１００ＯＸ
厚さのＷ−Ａｔのノ４ターン体４を通常の方法により形
成する。
界効果トランジスタのＷ −Ａｔのｆ−）電極２、電界
効果トランジスタのＡｕＧｅ／Ｎｉ／Ａｕのオーミック
電極３、終点検出の念めに形成した５００〜１００ＯＸ
厚さのＷ−Ａｔのノ４ターン体４を通常の方法により形
成する。
次に第１図（ｂ）に示すように、Ｔｉ ／ Ｐｔ ／
Ａｕからなる配線５を形成したのち、３０００〜４００
０Ｘ厚さの５１０２の層間絶縁膜６を積層する。
Ａｕからなる配線５を形成したのち、３０００〜４００
０Ｘ厚さの５１０２の層間絶縁膜６を積層する。
次に第１図（ｃ）に示すように、眉間絶縁膜６にコンタ
クトホールを形成する念めの、ドライエツチング耐性に
優れ且つ所定領域に開ロアを有するエツチング用のマス
ク８を形成する。
クトホールを形成する念めの、ドライエツチング耐性に
優れ且つ所定領域に開ロアを有するエツチング用のマス
ク８を形成する。
次に第１図（ｄ）に示すように、ＳＦ６ガスを用いて１
００Ｗ、３Ｐａの条件でドライエツチングを行なうこと
により、層間配線のための３〜４μｍ角のコンタクトホ
ール９を形成する。
００Ｗ、３Ｐａの条件でドライエツチングを行なうこと
により、層間配線のための３〜４μｍ角のコンタクトホ
ール９を形成する。
第１図（、）に示すようＫ、さらに、ドライエンチング
することにより・２タ一ン体４が消滅するのを確認して
、エツチングを終了させる。
することにより・２タ一ン体４が消滅するのを確認して
、エツチングを終了させる。
以上のようＫ、本発明の実施例によれば、終点検出のた
めのパターン体４はＧａＡｓ基板１との色等の違いから
識別が容易であるので、このパターン体４が消滅するの
を確認することＫより、コンタクトホール９の開口面積
に関係なく容易にエツチング終点の検出ができる。また
、このノＥターン体４はＷ−Ａｔにより形成しているの
でダート電極２と同時に形成することができる。
めのパターン体４はＧａＡｓ基板１との色等の違いから
識別が容易であるので、このパターン体４が消滅するの
を確認することＫより、コンタクトホール９の開口面積
に関係なく容易にエツチング終点の検出ができる。また
、このノＥターン体４はＷ−Ａｔにより形成しているの
でダート電極２と同時に形成することができる。
尚、本発明の実施例では、基板としてＧａＡｓを用いて
いるがＳｉ基板等を用いてもよいことは言うまでもない
。また、被エツチング物としてＳｉＯ２、パターン体４
としてＷ−Ａｔ、そしてエッチャントとしてＳＦ６がス
を用い念が、このパターン体４は被エツチング物と同一
のエッチャントとでエツチング可能で且つ基板１との識
別が可能な、Ｗ等の他の物質を用いても同様の効果を得
ることができる。また、眉間絶縁膜６は一般に層間絶縁
膜として用いられているＳ １ ｓ Ｎ４等の透明膜に
も用いることができる。ただし、ツクターン体４は、被
エツチング物の眉間絶縁膜６に比べて速かにエツチング
除去できるように、前記エッチャントでのエツチングレ
ートが大きい材質であるか、薄く形成することが好まし
い。
いるがＳｉ基板等を用いてもよいことは言うまでもない
。また、被エツチング物としてＳｉＯ２、パターン体４
としてＷ−Ａｔ、そしてエッチャントとしてＳＦ６がス
を用い念が、このパターン体４は被エツチング物と同一
のエッチャントとでエツチング可能で且つ基板１との識
別が可能な、Ｗ等の他の物質を用いても同様の効果を得
ることができる。また、眉間絶縁膜６は一般に層間絶縁
膜として用いられているＳ １ ｓ Ｎ４等の透明膜に
も用いることができる。ただし、ツクターン体４は、被
エツチング物の眉間絶縁膜６に比べて速かにエツチング
除去できるように、前記エッチャントでのエツチングレ
ートが大きい材質であるか、薄く形成することが好まし
い。
（発明の効果）
以上詳細に説明したように、本発明によれば、容易な方
法により、被エツチング物の開口面積に拘らずエツチン
グ終点を検出することができ、眉間配線のためのコンタ
クトホールの形成等、半導体素子の製造方法として利用
できる。
法により、被エツチング物の開口面積に拘らずエツチン
グ終点を検出することができ、眉間配線のためのコンタ
クトホールの形成等、半導体素子の製造方法として利用
できる。
第１図（、）〜（ｅ）は、本発明の１実施例を説明する
ためのＧａＡｓＩＣの工程断面である。 １・・・基板、２・・・ｙ−ト電極、３・・・オーミッ
ク電極、４・・・パターン体、５・・・配線、６・・・
層間絶縁膜、７・・・開口、８・・・マスク、９・・・
コンタクトホール。
ためのＧａＡｓＩＣの工程断面である。 １・・・基板、２・・・ｙ−ト電極、３・・・オーミッ
ク電極、４・・・パターン体、５・・・配線、６・・・
層間絶縁膜、７・・・開口、８・・・マスク、９・・・
コンタクトホール。
Claims (1)
- 【特許請求の範囲】 基体上に該基体と識別でき且つ所定のエッチャントによ
り速かにエッチングできるパターン体を形成する工程と
、 該基体及び該パターン体の上に光透過性のある絶縁膜を
積層する工程と、 少なくとも該絶縁膜の所定領域を前記エッチャントによ
り選択的にエッチング除去しさらに前記エッチャントに
より該所定領域下の前記パターン体をエッチング除去す
る工程とを備えてなることを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720086A JPS62285426A (ja) | 1986-06-03 | 1986-06-03 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720086A JPS62285426A (ja) | 1986-06-03 | 1986-06-03 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62285426A true JPS62285426A (ja) | 1987-12-11 |
| JPH0528896B2 JPH0528896B2 (ja) | 1993-04-27 |
Family
ID=14954182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12720086A Granted JPS62285426A (ja) | 1986-06-03 | 1986-06-03 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276224A (ja) * | 1988-09-10 | 1990-03-15 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182541A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60211840A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | パタ−ン形成方法 |
-
1986
- 1986-06-03 JP JP12720086A patent/JPS62285426A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182541A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60211840A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | パタ−ン形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276224A (ja) * | 1988-09-10 | 1990-03-15 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528896B2 (ja) | 1993-04-27 |
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