JPH0430518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0430518A JPH0430518A JP13792790A JP13792790A JPH0430518A JP H0430518 A JPH0430518 A JP H0430518A JP 13792790 A JP13792790 A JP 13792790A JP 13792790 A JP13792790 A JP 13792790A JP H0430518 A JPH0430518 A JP H0430518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、更に詳しく言えば、エツ
チングなどによる結晶欠陥を含む半導体基板の表面を選
択的にエツチングする工程を含む半導体装置の製造方法
に関し、 エツチング深さを精度よく制御することが可能な半導体
装置の製造方法を提供することを目的とし、 エツチングすべき半導体基板の深さと対応する膜厚の半
導体膜を、前記エツチングすべき領域と異なる領域の前
記半導体基板上に形成されている膜の上に予め形成して
おき、前記半導体層及び半導体基板を同時にエツチング
することにより、前記半導体基板のエツチングの深さを
調整することを含み構成する。
チングなどによる結晶欠陥を含む半導体基板の表面を選
択的にエツチングする工程を含む半導体装置の製造方法
に関し、 エツチング深さを精度よく制御することが可能な半導体
装置の製造方法を提供することを目的とし、 エツチングすべき半導体基板の深さと対応する膜厚の半
導体膜を、前記エツチングすべき領域と異なる領域の前
記半導体基板上に形成されている膜の上に予め形成して
おき、前記半導体層及び半導体基板を同時にエツチング
することにより、前記半導体基板のエツチングの深さを
調整することを含み構成する。
本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、エツチングなどによる結晶欠陥を含む半導体基板
の表面を選択的にエツチングする工程を含む半導体装置
の製造方法に関する。
えば、エツチングなどによる結晶欠陥を含む半導体基板
の表面を選択的にエツチングする工程を含む半導体装置
の製造方法に関する。
従来、絶縁膜にコンタクトホールを形成する場合、高エ
ネルギーに加速された絶縁膜のエツチングガス粒子の衝
突により半導体基板の表面層に結晶欠陥等のダメージが
生じる場合がある。このダメージを残したまま引出し電
極等を形成すると、コンタクト不良や特性の劣化の原因
になるので、引出し電極を形成する前にこの表面層を除
去している。
ネルギーに加速された絶縁膜のエツチングガス粒子の衝
突により半導体基板の表面層に結晶欠陥等のダメージが
生じる場合がある。このダメージを残したまま引出し電
極等を形成すると、コンタクト不良や特性の劣化の原因
になるので、引出し電極を形成する前にこの表面層を除
去している。
第２図（ａ）〜（ｄ）は、ソース／ドレイン（Ｓ／Ｄ）
電極を形成するためにＳ／Ｄ拡散層の表面を選択的にエ
ツチングする工程について説明する断面図である。
電極を形成するためにＳ／Ｄ拡散層の表面を選択的にエ
ツチングする工程について説明する断面図である。
同図（ａ）は、ＳｉＯ□膜にコンタクトホールを形成す
る前の状態を示す断面図で、図中符号ｌはＳｉ基板、２
はゲート部、３ａ、３ｂはゲート部２の両側の５１基板
１に形成されたＳ／Ｄ拡散層、４はコンタクトホールの
形成される５ｉＯｚ膜である。
る前の状態を示す断面図で、図中符号ｌはＳｉ基板、２
はゲート部、３ａ、３ｂはゲート部２の両側の５１基板
１に形成されたＳ／Ｄ拡散層、４はコンタクトホールの
形成される５ｉＯｚ膜である。
まず、ＳｉＯ□膜４上にレジスト膜５を形成し、コンタ
クトホールを形成すべき領域に開口部５ａ５ｂを形成す
る（同図（ｂ））。
クトホールを形成すべき領域に開口部５ａ５ｂを形成す
る（同図（ｂ））。
次に、ＣＦ４ガスを用いたドライエンチングによりこの
開口部５ａ、５ｂを介してＳｉＯ□膜４にコンタクトホ
ール４ａ、４ｂを形成する。このとき、高エネルギーに
加速されたエツチングガス粒子の衝突により結晶欠陥な
どのダメージがＳ／Ｄ拡散層３ａ、３ｂの表面層の浅い
ところに生しる場合がある（同図（Ｃ））。
開口部５ａ、５ｂを介してＳｉＯ□膜４にコンタクトホ
ール４ａ、４ｂを形成する。このとき、高エネルギーに
加速されたエツチングガス粒子の衝突により結晶欠陥な
どのダメージがＳ／Ｄ拡散層３ａ、３ｂの表面層の浅い
ところに生しる場合がある（同図（Ｃ））。
次いで、このダメージを除去するため、低加速エネルギ
ーのエンチングガスを用いたドライエツチング法により
開口部５ａを介してＳ／Ｄ拡散層３ａ、３ｂの表面を数
百人程度ライトエツチングする（同図（ｃり）、このと
き、Ｓ／Ｄ拡散層３ａ、３ｂが所定の厚さ残存するよう
にエツチングの深さをエツチング時間により調整する。
ーのエンチングガスを用いたドライエツチング法により
開口部５ａを介してＳ／Ｄ拡散層３ａ、３ｂの表面を数
百人程度ライトエツチングする（同図（ｃり）、このと
き、Ｓ／Ｄ拡散層３ａ、３ｂが所定の厚さ残存するよう
にエツチングの深さをエツチング時間により調整する。
その後、Ｓ／Ｄ電極６ａ、６ｂを形成すると、半導体装
置が完成する（同図（ｅ））。
置が完成する（同図（ｅ））。
（発明が解決しようとする課題］
ところで、半導体装置の微細化を図る場合など、Ｓ／Ｄ
拡散層３ａ、３ｂを浅く形成する必要がある。このよう
な場合、第２図（ｄ）に示すライトエツチングを行うと
、エツチング量を時間で制御しているためエツチングガ
ス流量その他のバラツキによりエツチング量が変化し、
Ｓ／Ｄ拡散層３ａ ３ｂが必要以上にエツチングされ
て所定の厚さが残存しなくなることがある。この場合、
引出し電極がＳ／Ｄ拡散層３ａ、３ｂを貫通し、正常な
特性が得られなくなるという問題がある。
拡散層３ａ、３ｂを浅く形成する必要がある。このよう
な場合、第２図（ｄ）に示すライトエツチングを行うと
、エツチング量を時間で制御しているためエツチングガ
ス流量その他のバラツキによりエツチング量が変化し、
Ｓ／Ｄ拡散層３ａ ３ｂが必要以上にエツチングされ
て所定の厚さが残存しなくなることがある。この場合、
引出し電極がＳ／Ｄ拡散層３ａ、３ｂを貫通し、正常な
特性が得られなくなるという問題がある。
本発明は、かかる従来の問題点に鑑みてなされたもので
、エツチング深さを精度よく制御することが可能な半導
体装置の製造方法を提供することを目的とする。
、エツチング深さを精度よく制御することが可能な半導
体装置の製造方法を提供することを目的とする。
上記課題は、第１に、エツチングすべき半導体基板の深
さと対応する膜厚の半導体膜を、前記エツチングすべき
領域と異なる領域の前記半導体基板上に形成されている
膜の上に予め形成しておき、前記半導体膜及び半導体基
板を同時にエツチングすることにより、前記半導体基板
のエツチングの深さを調整することを特徴とする半導体
装置の製造方法によって解決され、 第２に、第１の発明に記載の半導体基板としてＳｉ基板
を、前記膜として５ｉＯｚ）！！Ｊを、前記半導体膜と
してポリシリコン膜を用い、かつフッ素（Ｆ）を含むエ
ツチングガスを用いて前記エツチングを行うことを特徴
とする請求項１記載の半導体装置の製造方法によって解
決され、 第３に、第１の発明に記載の半導体基板としてＳｉ基板
を、前記半導体膜としてポリシリコン膜を用い、かつフ
ッ酸（ＨＦ）を含むエツチング溶液を用いて前君己エツ
チングを行うことを特徴とする請求項１記載の半導体装
置の製造方法によって解決される。
さと対応する膜厚の半導体膜を、前記エツチングすべき
領域と異なる領域の前記半導体基板上に形成されている
膜の上に予め形成しておき、前記半導体膜及び半導体基
板を同時にエツチングすることにより、前記半導体基板
のエツチングの深さを調整することを特徴とする半導体
装置の製造方法によって解決され、 第２に、第１の発明に記載の半導体基板としてＳｉ基板
を、前記膜として５ｉＯｚ）！！Ｊを、前記半導体膜と
してポリシリコン膜を用い、かつフッ素（Ｆ）を含むエ
ツチングガスを用いて前記エツチングを行うことを特徴
とする請求項１記載の半導体装置の製造方法によって解
決され、 第３に、第１の発明に記載の半導体基板としてＳｉ基板
を、前記半導体膜としてポリシリコン膜を用い、かつフ
ッ酸（ＨＦ）を含むエツチング溶液を用いて前君己エツ
チングを行うことを特徴とする請求項１記載の半導体装
置の製造方法によって解決される。
〔作用］
第１の発明の半導体装置の製造方法によれば、エツチン
グすべき半導体基板のエツチングの深さに対応する膜厚
の半導体膜を半導体基板のエツチングすべき領域以外の
領域に形成し、これを半導体基板と同時にエツチングし
ているので、この半導体膜をエツチングのモニタとして
用いることができる。
グすべき半導体基板のエツチングの深さに対応する膜厚
の半導体膜を半導体基板のエツチングすべき領域以外の
領域に形成し、これを半導体基板と同時にエツチングし
ているので、この半導体膜をエツチングのモニタとして
用いることができる。
従って、この半導体膜の存在を確認しながらエツチング
し、例えば半導体膜が丁度消失した時点でエツチングを
終了すれば、半導体基板を丁度所定量エツチングできる
ことになる。これにより、半導体基板のエツチング量を
精度よく調整することが可能となる。
し、例えば半導体膜が丁度消失した時点でエツチングを
終了すれば、半導体基板を丁度所定量エツチングできる
ことになる。これにより、半導体基板のエツチング量を
精度よく調整することが可能となる。
また、第２の発明の半導体装置の製造方法のように、半
導体基板としてＳｉ基板を、膜としてＳｉ０ｇ膜を、半
導体層としてポリシリコン膜をそれぞれ用い、フッ素（
Ｆ）を含むガス、例えばＣＦ、ガスを用いてエツチング
を行うことにより、ポリシリコン膜の存在している間は
Ｓｉがエツチングガスと反応するため、 Ｓｉ＋４Ｆ−＋５ｉＦｎ 上記反応により、大量に下粒子は消費されるが、ポリシ
リコン膜が消失した時点で、下地の５ｉ０２膜が表出し
、上記の反応が起こる割合が急激に減少するため、下粒
子の消費が減少する。従って、この下粒子の存在する割
合に対応して変化するプラズマの発光色を例えば光学式
の終点検出装置などで監視しておくことによりポリシリ
コン膜が丁度消失した時点でプラズマの発光色が変化す
るので、半導体基板のエツチングの終了を検知すること
ができる。
導体基板としてＳｉ基板を、膜としてＳｉ０ｇ膜を、半
導体層としてポリシリコン膜をそれぞれ用い、フッ素（
Ｆ）を含むガス、例えばＣＦ、ガスを用いてエツチング
を行うことにより、ポリシリコン膜の存在している間は
Ｓｉがエツチングガスと反応するため、 Ｓｉ＋４Ｆ−＋５ｉＦｎ 上記反応により、大量に下粒子は消費されるが、ポリシ
リコン膜が消失した時点で、下地の５ｉ０２膜が表出し
、上記の反応が起こる割合が急激に減少するため、下粒
子の消費が減少する。従って、この下粒子の存在する割
合に対応して変化するプラズマの発光色を例えば光学式
の終点検出装置などで監視しておくことによりポリシリ
コン膜が丁度消失した時点でプラズマの発光色が変化す
るので、半導体基板のエツチングの終了を検知すること
ができる。
更に、第３の発明の半導体装置の製造方法のように、半
導体基板としてＳｉ基板を、半導体膜としてポリシリコ
ン膜を用い、フッ酸（ＨＦ）を含む溶液によりエツチン
グを行うことにより、このポリシリコン膜の存在を確認
しながらエツチングし、例えば下地の絶縁膜が表出した
時点をポリシリコン膜が丁度消失した時点としてエツチ
ングを終了すれば、ポリシリコン膜の膜厚に対応する所
定量のＳｉ基板の表面層をエツチングできることになる
。
導体基板としてＳｉ基板を、半導体膜としてポリシリコ
ン膜を用い、フッ酸（ＨＦ）を含む溶液によりエツチン
グを行うことにより、このポリシリコン膜の存在を確認
しながらエツチングし、例えば下地の絶縁膜が表出した
時点をポリシリコン膜が丁度消失した時点としてエツチ
ングを終了すれば、ポリシリコン膜の膜厚に対応する所
定量のＳｉ基板の表面層をエツチングできることになる
。
以下、図面を参照しながら第１〜第３の発明の実施例に
ついて説明する。
ついて説明する。
第１図（ａ）〜（ｈ）は、第１及び第２の発明の実施例
のソース／ドレイン（Ｓ／Ｄ）電極を形成する前にＳ／
Ｄ拡散層の表面を選択的にエツチングする工程について
説明する断面図である。
のソース／ドレイン（Ｓ／Ｄ）電極を形成する前にＳ／
Ｄ拡散層の表面を選択的にエツチングする工程について
説明する断面図である。
同図（ａ）は、ＳｉＯ□膜にコンタクトホールを形成す
る前の状態を示す断面図で、図中符号７はＳｉ基板、Ｉ
Ｏはゲート部、ｌｌａ、ｌｌｂはゲート部１０の両側の
Ｓｉ基板７に形成されたＳ／Ｄ拡散層、８はコンタクト
ホールの形成されるＳｉＯ□膜である。
る前の状態を示す断面図で、図中符号７はＳｉ基板、Ｉ
Ｏはゲート部、ｌｌａ、ｌｌｂはゲート部１０の両側の
Ｓｉ基板７に形成されたＳ／Ｄ拡散層、８はコンタクト
ホールの形成されるＳｉＯ□膜である。
まず、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ ）法によりエツチングすべきＳｉ
基板７の表面の深さにほぼ等しい膜厚約３００人のポリ
シリコン膜（半導体Ｉり９をＳｉ０ｇ膜（膜）Ｂ上に形
成する（同図（ｂ））。
ｅｐｏｓｉｔｉｏｎ ）法によりエツチングすべきＳｉ
基板７の表面の深さにほぼ等しい膜厚約３００人のポリ
シリコン膜（半導体Ｉり９をＳｉ０ｇ膜（膜）Ｂ上に形
成する（同図（ｂ））。
次に、ポリシリコンＭ９上にレジスト膜１２を形成した
後、コンタクトホールを形成すべき領域にレジスト膜１
２の開口部１２ａ、１２ｂを形成する（同図（ｃ））。
後、コンタクトホールを形成すべき領域にレジスト膜１
２の開口部１２ａ、１２ｂを形成する（同図（ｃ））。
次いで、ＳＦ、ガスを用いたドライエツチング法により
開口部１２ａ、１２ｂを介してポリシリコン膜９を選択
的にエツチング・除去する（同図（ｄ））。
開口部１２ａ、１２ｂを介してポリシリコン膜９を選択
的にエツチング・除去する（同図（ｄ））。
次に、ＣＦ、ガスを用いたドライエツチングによりこの
開口部１２ａ、１２ｂを介して５ｉＯｚｌ１８にコンタ
クトホール（開口部）８ａ、８ｂを形成する。
開口部１２ａ、１２ｂを介して５ｉＯｚｌ１８にコンタ
クトホール（開口部）８ａ、８ｂを形成する。
このとき、高エネルギーに加速されたエツチングガス粒
子の衝突により結晶欠陥などのダメージがＳ／Ｄ拡散層
１１ａ、ｌｌｂの表面に生じる場合がある〔同図（ｅ）
）。
子の衝突により結晶欠陥などのダメージがＳ／Ｄ拡散層
１１ａ、ｌｌｂの表面に生じる場合がある〔同図（ｅ）
）。
次いで、残存するレジスト膜１２を除去してポリシリコ
ン膜９を表出した（同図（ｆ））後、このダメージを除
去するため、低加速エネルギーのＣＦ、１０．ガス（流
量８００ ／１００ ＳＣＣＭ）を用いたドライエツチ
ング法により開口部１２ａ、１２ｂを介してＳ／Ｄ拡散
層１１ａ、１１ｂの表面を数百人程度ライトエツチング
する（同図（ｇ））。
ン膜９を表出した（同図（ｆ））後、このダメージを除
去するため、低加速エネルギーのＣＦ、１０．ガス（流
量８００ ／１００ ＳＣＣＭ）を用いたドライエツチ
ング法により開口部１２ａ、１２ｂを介してＳ／Ｄ拡散
層１１ａ、１１ｂの表面を数百人程度ライトエツチング
する（同図（ｇ））。
このとき、ポリシリコン膜９の存在している間は、エツ
チングガス中のＦ粒子がＳｉと反応するため、 Ｓｉ＋４Ｆ−＋５ｉＦｎ 上記反応により、大量に下粒子は消費されるが、ポリシ
リコン膜が消失した時点で、下地の５ｊ０２膜が表出し
、上記の反応が起こる割合が急激に減少するため、下粒
子の消費が減少する。従って、この下粒子の存在する割
合に対応して変化するプラズマの発光色を例えば光学式
の終点検出袋！などで監視しておくことによりポリシリ
コン膜１４が丁度消失した時点でプラズマの発光色が変
化し、エツチングの終了を検知することができる。これ
により、ポリシリコン膜１４の膜厚と等しい厚さの表面
層がエツチングされるので、精度よくエツチング量を調
整することが可能となる。
チングガス中のＦ粒子がＳｉと反応するため、 Ｓｉ＋４Ｆ−＋５ｉＦｎ 上記反応により、大量に下粒子は消費されるが、ポリシ
リコン膜が消失した時点で、下地の５ｊ０２膜が表出し
、上記の反応が起こる割合が急激に減少するため、下粒
子の消費が減少する。従って、この下粒子の存在する割
合に対応して変化するプラズマの発光色を例えば光学式
の終点検出袋！などで監視しておくことによりポリシリ
コン膜１４が丁度消失した時点でプラズマの発光色が変
化し、エツチングの終了を検知することができる。これ
により、ポリシリコン膜１４の膜厚と等しい厚さの表面
層がエツチングされるので、精度よくエツチング量を調
整することが可能となる。
その後、Ｓ／Ｄ電極１６ａ、１６ｂを形成すると、半導
体装置が完成する（同図（ｈ））。
体装置が完成する（同図（ｈ））。
以上のように、第１及び第２の発明の実施例によれば、
所定の厚さの表面層を精度よく除去することができるの
で、従来のように、バラツキによる過剰エツチングを防
止することができる。これにより、半導体装置の信転性
の向上や製造歩留りの同上を回ることができる。
所定の厚さの表面層を精度よく除去することができるの
で、従来のように、バラツキによる過剰エツチングを防
止することができる。これにより、半導体装置の信転性
の向上や製造歩留りの同上を回ることができる。
なお、上記の実施例では膜として５ｉＯｚ膜８を用いて
いるが、Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈ−３ｉｌｉｃａｔ
ｅ Ｇｌａｓｓ ）膜、 ５１３Ｎ４膜などを用いるこ
ともできる。また、エツチングガスによってはＡ１１ｌ
ｌなどの金属等を用いてもよい。
いるが、Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈ−３ｉｌｉｃａｔ
ｅ Ｇｌａｓｓ ）膜、 ５１３Ｎ４膜などを用いるこ
ともできる。また、エツチングガスによってはＡ１１ｌ
ｌなどの金属等を用いてもよい。
更に、エツチングガスとしてＣＦ、１０２ガス（ｉ！ｉ
ｎ量８００／１００ ＳＣＣＭ）を用いているが、ＣＨ
Ｆ。
ｎ量８００／１００ ＳＣＣＭ）を用いているが、ＣＨ
Ｆ。
１０２ガス（流量４００１５０ ＳＣＣＭ ）を用いて
もよい。
もよい。
また、半導体膜としてポリシリコン膜９を、半導体基板
としてＳｉ基板を用いているが、例えば半導体膜を薄く
形成することが不可能な場合や下地の膜とのエツチング
レート比を十分に取りたい場合等には、半導体基板との
エツチングレート比が一定の関係にある、半導体基板と
異なる種類の他の半導体膜を用いることも可能である。
としてＳｉ基板を用いているが、例えば半導体膜を薄く
形成することが不可能な場合や下地の膜とのエツチング
レート比を十分に取りたい場合等には、半導体基板との
エツチングレート比が一定の関係にある、半導体基板と
異なる種類の他の半導体膜を用いることも可能である。
更に、第３の発明の半導体装置の製造方法のように、半
導体基板としてＳｉ基板を、半導体膜としてポリシリコ
ン膜を用い、これらをフン酸（ＨＦ）を含む溶液を用い
てエツチングすると、このポリシリコン膜の存在を確認
しながらエンチングし、下地の膜が表出した時点をポリ
シリコン膜が丁度消失した時点としてエツチングを終了
すれば、ポリシリコン膜の膜厚にほぼ等しい所定量の５
１基板の表面層をエツチングできることになる。
導体基板としてＳｉ基板を、半導体膜としてポリシリコ
ン膜を用い、これらをフン酸（ＨＦ）を含む溶液を用い
てエツチングすると、このポリシリコン膜の存在を確認
しながらエンチングし、下地の膜が表出した時点をポリ
シリコン膜が丁度消失した時点としてエツチングを終了
すれば、ポリシリコン膜の膜厚にほぼ等しい所定量の５
１基板の表面層をエツチングできることになる。
以上のように、本発明の半導体装置の製造方法によれば
、エツチングすべき半導体基板のエツチング量に対応す
る膜厚の半導体膜をエツチングすべき領域以外の膜上に
形成し、この半導体膜を半導体基板と同時にエツチング
しているので、この半導体膜の存在をｉ１１認しながら
エツチングすることにより所定の対応関係で半導体基板
の所定量のエツチングが行える。
、エツチングすべき半導体基板のエツチング量に対応す
る膜厚の半導体膜をエツチングすべき領域以外の膜上に
形成し、この半導体膜を半導体基板と同時にエツチング
しているので、この半導体膜の存在をｉ１１認しながら
エツチングすることにより所定の対応関係で半導体基板
の所定量のエツチングが行える。
これにより、半導体基板のエツチング量を精度よく調整
することが可能となるので、半導体装置の信が性の同上
や製造歩留りの向上を図ることができる。
することが可能となるので、半導体装置の信が性の同上
や製造歩留りの向上を図ることができる。
第１図は、本発明の実施例の半導体装置の製造方法を説
明する断面図、 第２図は、従来例の半導体装置の製造方法を説明する断
面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２．１０・・・ゲート部、 ３ ａ、３ ｂ、ｌｌａ、１ｌｂ−３／Ｄ拡散層、４・
・・Ｓｉｎ、膜、 ５．１２・・・レジスト膜、 ５ ａ、 ５ ｂ、 １２ａ、 １２ｂ−開口部、６
ａ、６ ｂ、１３ａ、１３ｂ−８／Ｄ電極、７・・・Ｓ
ｉ基板（半導体基板）、 ８・・・ＳｉＯ□膜（膜）、 ９・・・ポリシリコン膜（半導体膜）。
明する断面図、 第２図は、従来例の半導体装置の製造方法を説明する断
面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２．１０・・・ゲート部、 ３ ａ、３ ｂ、ｌｌａ、１ｌｂ−３／Ｄ拡散層、４・
・・Ｓｉｎ、膜、 ５．１２・・・レジスト膜、 ５ ａ、 ５ ｂ、 １２ａ、 １２ｂ−開口部、６
ａ、６ ｂ、１３ａ、１３ｂ−８／Ｄ電極、７・・・Ｓ
ｉ基板（半導体基板）、 ８・・・ＳｉＯ□膜（膜）、 ９・・・ポリシリコン膜（半導体膜）。
Claims (3)
- （１）エッチングすべき半導体基板の深さと対応する膜
厚の半導体膜を、前記エッチングすべき領域と異なる領
域の前記半導体基板上に形成されている膜の上に予め形
成しておき、前記半導体膜及び半導体基板を同時にエッ
チングすることにより、前記半導体基板のエッチングの
深さを調整することを特徴とする半導体装置の製造方法
。 - （２）請求項１記載の半導体基板としてＳｉ基板を、前
記膜としてＳｉＯ＿２膜を、前記半導体膜としてポリシ
リコン膜を用い、かつフッ素（Ｆ）を含むエッチングガ
スを用いて前記エッチングを行うことを特徴とする請求
項１記載の半導体装置の製造方法。 - （３）請求項１記載の半導体基板としてＳｉ基板を、前
記半導体膜としてポリシリコン膜を用い、かつフッ酸（
ＨＦ）を含むエッチング溶液を用いて前記エッチングを
行うことを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792790A JPH0430518A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13792790A JPH0430518A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430518A true JPH0430518A (ja) | 1992-02-03 |
Family
ID=15209939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13792790A Pending JPH0430518A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340553A (en) * | 1993-03-22 | 1994-08-23 | Rockwell International Corporation | Method of removing oxygen from a controlled atmosphere |
| US6831018B2 (en) | 2001-08-21 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7799664B2 (en) * | 2005-12-23 | 2010-09-21 | Imec | Method for selective epitaxial growth of source/drain areas |
-
1990
- 1990-05-28 JP JP13792790A patent/JPH0430518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340553A (en) * | 1993-03-22 | 1994-08-23 | Rockwell International Corporation | Method of removing oxygen from a controlled atmosphere |
| US6831018B2 (en) | 2001-08-21 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7799664B2 (en) * | 2005-12-23 | 2010-09-21 | Imec | Method for selective epitaxial growth of source/drain areas |
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