KR100549570B1

KR100549570B1 - 반도체 소자의 테스트 패턴 구조

Info

Publication number: KR100549570B1
Application number: KR1019990032638A
Authority: KR
Inventors: 장진만
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2006-02-08
Also published as: KR20010017243A

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 인접한 콘택 플러그간의 단락(short) 여부를 평가하기 위한 테스트 패턴의 구조에 관한 것이다. 본 발명에 따른 테스트 패턴 구조는, 워드라인의 일측 플러그들을 전도 배선으로 연결하고, 다른측 플러그들은 절연막 패턴으로 절연시키도록 테스트 패턴을 형성함으로써, 작은 아일랜드상의 절연막 패턴들이 워드라인의 상면에 형성되는 것을 방지하여, 테스트 패턴의 제조공정이 용이해지고 또한 테스트 검사결과의 신뢰성이 높아지는 효과가 있다.

콘택 플러그, 테스트 패턴, 비트라인 콘택 플러그, 스토리지 노드 콘택 플러그, 단락, 아일랜드상 패턴, 패턴 무너짐, 신뢰성

Description

반도체 소자의 테스트 패턴 구조 {Test pattern structure of semiconductor device}

도1a 내지 도1f는 종래 디램소자의 비트라인 콘택 플러그와 스토리지 노드 콘택 플러그의 제조방법을 설명하기 위한 공정도.

도2a 및 도2b는 종래 컨택 플러그간 단락을 검사하기 위한 테스트 패턴의 구조도.

도3a 및 도3b는 본발명에 따른 테스트 패턴구조도.

도 4는 본발명의 다른 실시예에 따른 테스트 패턴구조도.

*도면의 주요 부분에 대한 부호의 설명*

100 : 반도체 기판 100a : 액티브 영역

100b : 필드영역 101 : 트렌치

102 : 산화물 103 : 게이트산화막

104 : 게이트 전극 105 : 하드마스크

105a : 개방부내의 하드 마스크 106 : 게이트

106a : 워드라인 107 : 사이드월 스페이서

108a, 108b : 제1, 제2 불순물 영역

109 : 제3절연막

109', 109" : 제3절연막 패턴

110 : T형 개방부 111a : 비트라인 콘택홀

111b : 스토리지 노드 콘택홀

112a : 비트라인 콘택 플러그

112b : 스토리지 노드 콘택 플러그

113 : 전도성 잔류물

115a : 제1전도 배선 115b : 제2전도 배선

121 : 제1전극 122 : 제2전극

300 : 반도체 기판 300a : 액티브 영역

300b : 필드영역 310 : 워드라인

311 : 사이드월 스페이서

312a : 제1 불순물 영역 312b : 제2 불순물 영역

313 : 절연막 패턴 314 : T형 개방부

314' : 액티브 영역의 형상에 상응하는 개방부

315a, 315b : 라인형 개방부 316 : 제1전극 개방부

317 : 제2전극 개방부

318, 319a, 319b, 320, 321 : 제1, 제2, 제3, 제4, 제5 전도성 패턴

본 발명은 반도체 소자에 관한 것으로, 특히 인접한 콘택 플러그간의 단락(short) 여부를 평가하기 위한 테스트 패턴의 구조 및 그 제조방법에 관한 것이다.

반도체 소자의 집적도가 높아짐에 따라, 최소 선폭(minimum feature size) 및 콘택홀의 크기도 급격히 작아지고 있으며, 또한 콘택홀간의 거리도 가까워지고 있다. 그에 따라 반도체 소자 제조공정에서 얼라인 문제가 심각하게 대두되고 있다.

특히, 디램(DRAM; dynamic random access memory) 소자에 있어서, 비트라인 콘택홀과 커패시터 노드전극 콘택홀의 거리가 매우 가까워 짐에 따라, 미스 얼라인의 발생으로, 비트라인 콘택홀의 플러그와 스토리지 노드전극 콘택홀의 플러그가 단락되는 문제가 발생한다. 이를 해결하기 위하여 스토리지 노드 콘택홀과 비트라인 콘택홀을 동시에 형성한 후, 상기 노드 콘택홀과 비트라인 콘택홀에 전도성 물질을 채워 두 콘택홀 플러그를 서로 연결된 상태로 형성한 후 화학기계연마(CMP; chemical mechanical polishing) 공정을 실시하여, 스토리지 노드 콘택홀과 비트라인 콘택홀의 플러그를 절연시키는 방법이 고안되었다. 이를 좀더 상세히 설명하면 다음과 같다.

먼저 도1a, 도1b에 도시한 바와 같이, 반도체 기판(100)내에 트렌치(101)를 형성하고 상기 트렌치(101)내에 산화물(102)을 채워서 필드영역을 형성함으로써, 반도체 기판(100)을 액티브 영역(100a)과 비액티브영역(100b)으로 분리한다. 상기 도1b는 도1a의 Ib-Ib선에 따른 종단면도이다.

다음으로, 상기 반도체기판(100) 상에 산화막, 전도성막, 제1절연막을 차례로 적층한 다음, 감광막 패턴을 마스크로하여, 상기 제1절연막, 전도성막, 산화막을 식각하여 패터닝함으로써, 반도체 기판(100)상에 게이트산화막(103), 게이트전극(104), 제1절연막 패턴(105)이 순차 적층된 워드라인 패턴(106a)을 형성한다. 상기 워드라인 패턴(106a)은 액티브 영역(100a)상의 각 게이트 전극(104)과 그 게이트 전극(104)들을 연결하고 있는 전도성 배선으로 이루어진다. 상기 워드라인 패턴(106a)의 최상층에 형성된 제1절연막 패턴(105)은 질화막으로 형성된 하드마스크로서, 후속하는 산화막 즉 제3절연막의 패터닝 공정시 게이트 전극(104)을 보호하도록 산화막 식각공정에 잘 견디는 재료로 선택한다.

다음으로, 상기 워드라인 패턴(106a) 형성공정이 끝난후의 전체 반도체 기판(100)상면에 제2절연막을 형성한 후 마스크 없이 전면 이방성 에칭을 실시하여 상기 워드라인 패턴(106a)의 양측 측벽에 사이드월 스페이서(107)를 형성한다. 다음으로, 상기 사이드월 스페이서(107)들 사이의 액티브 영역(100a)에 불순물 이온을 주입하여 소스 및 드레인으로 동작하는 제1, 제2 불순물영역(108a)(108b)을 형성한다.

다음으로, 도1c와 같이, 도1b의 구조 전면에 제3절연막(109)을 형성한 후, 상기 액티브 영역(100a)에 상응하는 부위와 상기 액티브 영역(100a)중 제1불순물 영역(108a)로부터 돌출된 부분에 "T"형 개방부(110)를 형성하여, 상기 제1, 제2 불순물 영역(108a)(108b) 및 게이트(106)의 상면이 노출되도록 상기 제3절연막(109)을 패터닝한다. 상기 제3절연막의 재료는 산화막으로 형성한다. 도1c와 같이 T형 개방부(110)형성시, 게이트(106) 양측의 제1, 제2 불순물영역(108a) (108b)이 각각 노출된다. 이때, 상기 제1불순물 영역(108a)이 노출된 부위를 비트라인 콘택홀(111a)이라하고, 제2불순물 영역(108b)이 노출된 부위를 스토리지 노드 콘택홀(111b)이라 한다.

도1d는 도1c의 Id-Id선에 따른 종단면도이다. 여기서 유의할 점은, 제3절연막(109)을 식각하여 T형 개방부(110) 형성시, 제1, 제2불순물 영역에 콘택홀(111a)이 형성됨과 동시에, 상기 게이트(106)의 하드마스크(105)의 상면이 소정두께 만큼 식각되어, 제3절연막(109)으로 덮인 부위의 워드라인 패턴(106a)의 하드마스크(105)와, 개방부(110)내의 게이트(106)의 하드마스크(105a)사이에 두께 t만큼의 단차가 발생한다.

다음으로 도1c, 도1d의 구조 전면에 전도성막으로서 폴리실리콘막을 형성한 후 상기 워드라인 패턴(106a)상의 하드마스크(105)의 상면이 노출될 때까지 CMP공정을 실시하면 도1e에 도시한 바와 같이, 비트라인 콘택홀(111a) 및 스토리지 노드 콘택홀(111b)내에 각각의 전도성 플러그(112a)(112b)가 형성되고, 상기 비트라인 콘택 플러그(111a)와 스토리지 노드 콘택 플러그(111b)가 하드마스크(105a)에 의해 절연된다.

도1f는 도1e의 If-If선에 따른 종단면도이다.

그러나 상기와 같은 콘택 플러그 형성 방법은 다음과 같은 문제점이 있었다. 즉, CMP공정시 하드 마스크(105)의 상면이 노출될 때까지 CMP 공정을 실시하는데, 이때, 도1d에 관련하여 설명한 바와 같이, 개방부(110)를 통해 노출되었던 하드 마스크(105a)와 노출되지 않았던 하드 마스크(105)사이에 단차가 있기 때문에, CMP공정 종료후, 비 개방부의 하드마스크(105)의 측벽에 전도성 잔류물(residue)(113)이 남게 된다. 상기 전도성 잔류물(113)은 도1e에 도시한 바와 같이 비트라인 콘택 플러그(112a)와 스토리지 노드 콘택 플러그(112b)의 단락을 유발한다.

따라서, 상기 잔류물(113)에 의해 스토리지 노드 콘택 플러그(112b)와 비트라인 콘택 플러그(112a)의 단락 유무를 검사해야 할 필요가 있는데, 이것을 물리적으로 관찰하는데는 장시간이 소요되며, 또한 단락 유무를 정확하게 파악하기 힘들기 때문에, 제조된 반도체 소자의 신뢰성 및 생산성이 저하되는 문제점이 있었다. 다른 방법으로는 주사형 전자 현미경 (SEM; scanning electron microscopy)을 이용한 관찰법이 있으나, 이 또한 시간이 많이 걸리고 웨이퍼를 잘라내야 되므로 웨이퍼 손실을 동반하는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위해 도2에 도시한 바와 같은 테스트 패턴을 제작하여, 전기적으로 스토리지 노드 콘택홀 플러그와 비트라인 콘택홀 플러그의 쇼트를 검사하는 방법이 제안되었다.

도2a, 도2b의 종래 테스트 패턴 구조를 더 자세히 설명하면 다음과 같다.

즉, 도2a에서 도1a 내지 도1f와 동일한 도면부호는 동일한 구성요소를 나타낸다. 즉, 도1a, 도1b의 공정을 수행하여 제3절연막(109)에 T형 개방부(110)을 형 성함으로써, 비트라인 콘택홀(111a), 스토리지 노드 콘택홀(111b)이 만들어 지도록 한다.

이어서 상기 워드라인 패턴(106a)을 따라 워드라인 패턴(106a)의 일측 액티브 영역(100a)내에 형성된 비트라인 콘택홀(111a)과 비트라인 콘택홀(111a)사이를 종방향으로 절연분리하고 있는 제3절연막과, 스토리지 노드 콘택홀(111b)과 그 이웃하는 스토리지 노드 콘택홀(111b)을 종방향으로 절연분리하고 있는 제3절연막을 추가적으로 식각함으로써, 제3절연막의 패턴(109'),(109")을 도2에 도시한 바와 같이 형성된다. 결과적으로 상기 워드라인(106a)과 워드라인(106a)사이 마다 워드라인(106a)에 평행한 트렌치들이 형성된다.

다음으로, 도2b에 도시한 바와 같이 도2a의 상면 전체에 전도성막을 형성한 후 CMP공정을 실시하여, 워드라인(106a)과 워드라인(106a)사이의 트렌치에 서로 인접하는 비트라인 콘택 플러그들을 연결하는 제1전도배선(115a)과, 스토리지 콘택 플러그들을 연결하는 제2전도배선(115b)을 형성함과 동시에, 상기 제1전도배선의 일측 끝에는 비트라인 플러그 전극(121)을, 제2전도 배선의 일측 끝에는 스토리지 콘택 플러그 전극(122)을 형성한다. 상기 비트라인 플러그 전극(121)과 스토리지 노드 플러그 전극(122)는 상기 제1, 제2 전도 배선(121)(122) 각각의 서로 반대 되는 쪽의 끝에 형성함으로써, 상기 비트라인 콘택 플러그 전극(121)과 스토리지 노드 플러그 전극(122) 사이에 흐르는 전류를 측정함으로써, 비트라인 콘택 플러그와 스토리지 노드 콘택 플러그간의 단락 여부를 평가한다. 즉, 도2b에서 전도성 잔류물이 남는 영역은 도면부호 130으로 표시된 부위이며, 전도성 잔류물이 남는 경우 제1전도배선(121)과 제2전도배선(122)사이에 전류가 흐르게 된다.

그러나, 상기와 같은 테스트 패턴은 다음과 같은 문제점이 있었다. 즉 T자형의 개방부를 형성함과 동시에, 상기 비트라인 콘택홀과 비트라인 콘택홀을 종방향으로 절연분리하고 있는 제3절연막을 식각제거하고, 또한 스토리지 노드 콘택홀과 스토리지 노드 콘택홀을 마찬가지로 종방향으로 절연분리하고 있는 제3절연막을 모두 식각제거함에 따라, 워드라인(106a) 상면에 작은 아일랜드상의 제3절연막 패턴(109")이 형성된다. 그런데, 상기 아일랜드상의 제3절연막 패턴(109")는 그 크기가 매우 적기 때문에 쉽게 옆으로 무너지거나, 그 위에 다른 막을 형성한 후 제거할 때 같이 붙어서 떨어져 나가는등의 문제점이 있었다. 결과적으로 포토리소그라피 공정을 적용하기 어렵고, 또한 비트라인 콘택 플러그와 스토리지 노드 콘택 플러그간의 단락 검사에서 잘못된 검사결과가 나올 확률이 높은 문제점이 있었다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 비 트라인 콘택 플러그와 스토리지 노드 콘택 플러그의 쇼트 유무를 전기적으로 측정하기 위한 테스트 패턴 및 그 제조방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위해, 반도체 기판내에 동일한 워드라인을 공유할 수 있도록 소정 간격을 두고 배치형성되어 있는 다수의 액티브 영역과; 상기 액티브 영역들의 상면을 지나도록 뻗어 있는 적어도 두개의 워드라인과; 상기 액티브 영역 마다 두 워드라인 사이에 형성된 제1불순물 영역들과; 상기 두 워드라인의 바깥쪽 액티브 영역 마다에 형성된 제2불순물 영역들과; 상기 제1불순물 영역들과 제1불순물 영역들 사이를 절연하는 절연막 패턴과; 상기 각 워드라인에 평행하도록 형성되어 인접하는 제2불순물 영역들을 연결하는 제1전도 배선, 제2 전도 배선과; 상기 제1전도배선의 일측 끝에 연결된 제1전극과; 상기 일측 끝의 반대 방향의 상기 제2전도 배선의 일측 끝에 연결된 제2전극과; 상기 제1불순물 영역상에 형성된 콘택플러그들을 포함하는 반도체 소자의 테스트 패턴 구조를 제공한다.

본 발명에 따른 테스트 패턴은, 비트라인 콘택 플러그들 사이를 종래 방법과 마찬가지로 절연막 패턴으로 절연시키고, 반면, 워드라인을 따라 그 일측에 형성된 스토리지 노드 콘택 플러그들만을 연결하는 전도배선들을 형성하고, 상기 서로 이웃하는 전도 배선들의 서로 반대되는 쪽 끝마다 테스트용 전극을 형성하고, 상기 테스트용 전극에서 전류를 검출함으로써 비트라인 콘택플러그와 스토리지 노드 콘택플러그간의 단락을 검사한다.

또한 본 발명에 따른 테스트 패턴은, 스토리지 노드 콘택 플러그들은 절연막 패턴으로 절연시키고, 비트라인 콘택 플러그들은 워드라인과 평행한 방향으로 뻗은 전도 배선으로 연결하고, 상기 전도배선마다 테스트용 전극을 형성하는 구조로도 같은 결과를 얻을 수 있다.

즉 종래에는 스토리지 노드 콘택 플러그들을 연결하는 전도배선과 비트라인 큰택홀을 연결하는 전도배선을 모두 형성하여 스토리지 노드 콘택 플러그와 비트라 인 콘택 플러그간의 단락을 검사하였다. 그러나, 본 발명에서는 스토리지 노드 콘택 플러그들만을 전도배선으로 연결하거나, 또는 비트라인 콘택 플러그들만을 전도배선으로 연결하여 콘택 플러그간의 단락을 검사할 수 있는 테스트 패턴 구조를 제시한다. 본발명의 테스트 패턴 구조에서는 아일랜드상의 미세한 절연막 패턴이 형성되는 것을 방지함으로써 테스트 신뢰성을 높일 수 있고, 테스트 패턴 제조공정이 용이해진다.

본 발명의 테스트 패턴의 구조를 도3a, 도3b를 참조하여 설명하면 다음과 같다.

먼저 반도체 기판(300)에 다수의 액티브 영역(300a)이 소정 간격을 두고 형성되어 있다. 상기 액티브 영역(300a) 이외의 영역을 필드영역(300b)이라 한다.

상기 각 액티브 영역(300a) 마다 상기 각 액티브 영역(300a)과 직교하는 방향으로, 두개 이상의 워드라인(310)이 뻗어 있다. 상기 다수의 액티브 영역(300a)은 상기 두개 이상의 워드라인(310)이 뻗어 있는 방향으로 소정간격 이격되어 있으며, 그 액티브 영역(300a)의 상면 마다 동일한 워드라인(310)이 형성되어 있다.

상기 워드라인(310)의 측벽에는 사이드월 스페이서(311)가 형성되어 있다. 상기 각 워드라인(310)의 양측 상기 각 액티브 영역(300a)내에는 제1불순물 영역(312a)과 제2불순물 영역(312b)이 형성되어 있다. 상기 제1불순물 영역(312a)은 상기 두 워드라인(310)사이에 형성되어 있으며, 이후 비트라인 콘택 플러그에 접속될 영역이다. 또, 상기 제2불순물 영역(312b)은 두 워드라인(310)의 바깥측 액티브 영역(300a)에 형성되어 있으며, 스토리지 노드 콘택 플러그가 형성될 영역 이다.

상기 워드라인(310)과 상기 반도체 기판(300)의 필드영역(300b)들을 부분적으로 절연막 패턴(313)이 덮고 있다. 상기 절연막 패턴(313)은 특히 두 워드라인(310)을 공유하는 액티브 영역(300a)들의 제1불순물 영역(312a)과 제1불순물 영역(312a)사이에 형성되어, 상기 이웃하는 제1불순물 영역(312a)들 사이를 절연하도록 형성되어 있다.

상기 절연막 패턴(313)은, 상기 액티브 영역(300a)에 상응하는 부위와, 상기 액티브 영역(300a)의 중앙부로부터 워드라인과 평행한 방향으로 돌출된 부분에 개방부(314)를 갖는다. 상기 개방부(314)는 T형상으로 되어 있다. 상기 T형 개방부(314)는 제1, 제2불순물 영역(312a)(312b)상에 비트라인 콘택홀 및 스토리지 노드 콘택홀을 동시에 형성하기 위한 개방부이다.

또한, 상기 제2불순물 영역(312b)들 및 인접하는 상기 제2불순물 영역(312b)들 사이의 필드영역(300b)을 노출하도록 상기 각 워드라인(310)의 일측에 평행하도록 라인형 개방부(315a)(315b)들을 갖는다. 즉 두 워드라인(310)을 공유하는 액티브 영역(300a)들의 상기 제2불순물 영역(312b)사이에 절연막 패턴이 형성되어 있지 않다.

상기 각 라인형 개방부(315a)의 일측 끝에는 제1전극 개방부(316)이 형성되어 있으며, 상기 라인형 개방부(315a)의 이웃하는 라인형 개방부(315b)의 반대쪽 끝에는 제2전극 개방부(317)가 형성되어 있다.

본 발명에 따른 테스트 패턴은 또한, 도3b에 도시된 바와 같이 상기 각 개방 부들(314, 315a, 315b, 316, 317)들을 메우고 있는 제1, 제2, 제3, 제4, 제5 전도성 패턴(318)(319a)(319b)(320)(321)들로 구성된다. 상기 제1전도성 패턴(318)은 비트라인 콘택플러그이다. 또 제2, 제3 전도성 패턴(319a)(319b)은 스토리지 노드 콘택 플럭들을 연결하고 있는 전도 배선이다. 상기 제2전도성 패턴(319a)를 제1전도배선이라하고, 상기 제3전도성 패턴(319b)을 제2전도 배선이라 한다. 상기 제1전도 배선의 일측끝에는 제1전극 즉 제5전도성 패턴(321)이 연결되어 있다. 또 상기 제2전도 배선의 일측 끝에는 제2전극 즉 제4전도성 패턴(320)이 형성되어 있다.

본 발명에 따른 테스트 패턴은, 상기 제1, 제2 전도성 패턴을 통해 흐르는 전류를 검출함으로써 워드라인을 사이에 두고 형성된 인접한 두 불순물 영역상의 전도성 플러그의 단락을 검출을 단시간에 정확하게 실시할 수 있다.

도4는 본 발명에 따른 테스트 패턴 구조의 제2실시예로서, 도3a와 다른 점은, 비트라인 콘택홀과 스토리지 노드 콘택홀을 형성하기 위한 제1실시례의 도3a의 T형 개방부 대신, 액티브 영역(300a)과 동일한 위치에 액티브 영역과 동일한 형상의 개방부(314')를 갖는 점을 제외하고는 다른 구성요소들은 제1실시례와 같다.

또한, 도3a, 도3b, 도4의 실시례에서는 인접한 스토리지 노드 콘택 플러그들만들 전도배선으로 연결하고, 비트라인 콘택 플러그들 사이는 절연막 패턴으로 절연한 테스트 패턴의 예를 설명하였으나, 반대로 비트라인 콘택 플러그들을 전도배선으로 연결하고 스토리지 노드 콘택 플러그들을 절연시킨 구조로도 동일한 효과를 얻을 수 있다.

본 발명에 따른 테스트 패턴은, 워드라인을 사이에 두고 형성되는 두 콘택 플러그간의 단락을 검사하기 위한 것이며, 워드라인의 일측 플러그들을 전도 배선으로 연결하고, 다른측 플러그들은 절연막 패턴으로 절연시키도록 테스트 패턴을 형성함으로써, 작은 아일랜드상의 절연막 패턴의 형성을 방지하여, 테스트 패턴의 제조공정이 용이해지고 또한 테스트 검사결과의 신뢰성이 높아지는 효과가 있다.

Claims

반도체 기판내에 동일한 워드라인을 공유할 수 있도록 소정 간격을 두고 배치형성되어 있는 다수의 액티브 영역;

상기 액티브 영역들의 상면을 지나도록 뻗어 있는 적어도 두개의 워드라인;

상기 액티브 영역 마다 두 워드라인 사이에 형성된 제1불순물 영역들;

상기 두 워드라인의 바깥쪽 액티브 영역 마다에 형성된 제2불순물 영역들;

상기 제1불순물 영역들과 제1불순물 영역들 사이를 절연하는 절연막 패턴;

상기 각 워드라인에 평행하도록 형성되어 인접하는 제2불순물 영역들을 연결하는 제1전도 배선, 제2 전도 배선;

상기 제1전도배선의 일측 끝에 연결된 제1전극;

상기 일측 끝의 반대 방향의 상기 제2전도 배선의 일측 끝에 연결된 제2전극; 및

상기 제1불순물 영역상에 형성된 콘택플러그들;을 포함하는 반도체 소자의 테스트 패턴 구조.
제1항에 있어서,

상기 제1불순물 영역은 디램의 비트라인 콘택 플러그가 형성될 영역이고, 상기 제2불순물 영역은 스토리지 노드 콘택 플러그가 형성될 영역인 것을 특징으로 하는 반도체 소자의 테스트 패턴구조.
제1항에 있어서,

상기 제1불순물 영역은 디램의 스토리지 노드 콘택 플러그가 형성될 영역이고, 상기 제2불순물 영역은 비트라인 콘택 플러그가 형성될 영역인 것을 특징으로 하는 반도체 소자의 소자의 테스트 패턴구조.