JPS58209124A - レジストパタ−ン形成方法 - Google Patents
レジストパタ−ン形成方法Info
- Publication number
- JPS58209124A JPS58209124A JP57092871A JP9287182A JPS58209124A JP S58209124 A JPS58209124 A JP S58209124A JP 57092871 A JP57092871 A JP 57092871A JP 9287182 A JP9287182 A JP 9287182A JP S58209124 A JPS58209124 A JP S58209124A
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- Japan
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- resist
- mask
- pattern
- patterns
- rectangular
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- Pending
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体製造技術に係わシ、詳しくは配線用接
続孔を形成するためのレノストパターン形成方法の改良
に関する。
続孔を形成するためのレノストパターン形成方法の改良
に関する。
従来、半導体ウェーハ上に微細なノソターンを形成する
には、各種の露光技術が用いられている。この露光技術
は、ウェーハ上に塗布されたレノストを所望・母ターン
に露光したのち、該レノストヲ現像してレジスト／９タ
ーンを形成するものであり、このレゾストパターンを用
いてウェーハ上の絶縁膜等が選択的にエツチングさｎる
。ところで、最近の半導体装置の高Ｖ＝檀化・高密度化
に伴いパターンの寸法が僕めて小言くなってぐると、上
？した露光技術ではレジスト・やターンをＸ′Ｗ度良く
形成できない、特に矩形の・やターンを精宴良く形成で
きないと言う問題を招いている。
には、各種の露光技術が用いられている。この露光技術
は、ウェーハ上に塗布されたレノストを所望・母ターン
に露光したのち、該レノストヲ現像してレジスト／９タ
ーンを形成するものであり、このレゾストパターンを用
いてウェーハ上の絶縁膜等が選択的にエツチングさｎる
。ところで、最近の半導体装置の高Ｖ＝檀化・高密度化
に伴いパターンの寸法が僕めて小言くなってぐると、上
？した露光技術ではレジスト・やターンをＸ′Ｗ度良く
形成できない、特に矩形の・やターンを精宴良く形成で
きないと言う問題を招いている。
第１図は半導体装置を製造する際の上下配線ヲ秦続する
接梗孔（コンタクトホール）を形成するためのマスクパ
ターンであり、第２図は半導体基板１上にネガ型レノス
ト２を塗布し第１図に示したマスクを用いてパターニン
グしたのち現像を行ったのちの碌子を示す図である。ま
た、第３図は第２図の矢、睨Ａ−Ａｅ！ｆｒ面を示して
いるう これらの図から明らかなように、微細パターンになると
第１図に示す矩形・ぞターンをし・ノット２上にパター
ニングして現イ蒙ヲ行った場合、エツゾの部分３のレノ
スト２は１去されず、賂円形のパターンとなる。このよ
うなレジストノ２ターンを用いて接続孔を形成した場合
、接続孔の、ｉＪ積が第１図に示す設定・ぐターンの面
積に比して２０［４１以上も減少する。このため、上下
層の接触抵抗が増大し、半導体装置の高速化をはかｎな
くなる等の問題を招いた。
接梗孔（コンタクトホール）を形成するためのマスクパ
ターンであり、第２図は半導体基板１上にネガ型レノス
ト２を塗布し第１図に示したマスクを用いてパターニン
グしたのち現像を行ったのちの碌子を示す図である。ま
た、第３図は第２図の矢、睨Ａ−Ａｅ！ｆｒ面を示して
いるう これらの図から明らかなように、微細パターンになると
第１図に示す矩形・ぞターンをし・ノット２上にパター
ニングして現イ蒙ヲ行った場合、エツゾの部分３のレノ
スト２は１去されず、賂円形のパターンとなる。このよ
うなレジストノ２ターンを用いて接続孔を形成した場合
、接続孔の、ｉＪ積が第１図に示す設定・ぐターンの面
積に比して２０［４１以上も減少する。このため、上下
層の接触抵抗が増大し、半導体装置の高速化をはかｎな
くなる等の問題を招いた。
一方、半導体装置の高集積化・高密度１ヒに伴い・ぞタ
ーン数が飛躍的に増大し、これに伴って・ぐターンデー
タの処理に要する時間も増大し、スルーグツドが低域し
ている。例えば、第４図ンを有するマスクを用意しなけ
ｎばならず、このマスクの・ザター７データ処理例要す
る時間がス基板、９ ｉ’：ｌ： Ｃｒパターン全示し
ている。スループット低減の防止、すなわち計算機によ
る処理時間の増大を防ぐ手段としては、より高性能の計
算機金円いることや処理！ログラムの改良等があげら九
る。しかしながら、茜性能の計Ｘ機のす重用や処理グロ
ダラム改良等による人件費全必要とすることは、結果的
にコストアップＶこつながる。このため、上記の方法を
用いないでスループット低減全防止できる手段が望ま九
でいる。
ーン数が飛躍的に増大し、これに伴って・ぐターンデー
タの処理に要する時間も増大し、スルーグツドが低域し
ている。例えば、第４図ンを有するマスクを用意しなけ
ｎばならず、このマスクの・ザター７データ処理例要す
る時間がス基板、９ ｉ’：ｌ： Ｃｒパターン全示し
ている。スループット低減の防止、すなわち計算機によ
る処理時間の増大を防ぐ手段としては、より高性能の計
算機金円いることや処理！ログラムの改良等があげら九
る。しかしながら、茜性能の計Ｘ機のす重用や処理グロ
ダラム改良等による人件費全必要とすることは、結果的
にコストアップＶこつながる。このため、上記の方法を
用いないでスループット低減全防止できる手段が望ま九
でいる。
本発明の目的は、矩形・千ターンを精度良く形成するこ
とができ、半導体装置の高速化に寄与し得るレノスト／
ｆターン形成方法ＩＩ：提供することにある。
とができ、半導体装置の高速化に寄与し得るレノスト／
ｆターン形成方法ＩＩ：提供することにある。
また、本発明の他の目的は、パターンデータの処理時間
を短縮し、スループットの同上をはかることＫある。
を短縮し、スループットの同上をはかることＫある。
本発明の骨子は、矩形パターンのたておよびよこの大き
さをそれぞｎ規定する２枚のマスクを用いることによシ
、エラ、ノ部のレジスト残りのないレジストパターン全
形成することである。
さをそれぞｎ規定する２枚のマスクを用いることによシ
、エラ、ノ部のレジスト残りのないレジストパターン全
形成することである。
すなわち本発明は、半導体基板上のレジスト全露光・現
像して該レノストに矩形のパターンを形成するに際し、
上記レジストとしてネガ型金用い、上記矩形・２ターン
のたておよびよこの一方の大きさを規定する第１のマス
クを用いて上ｄじレノストを選択的に露光したのち、上
記矩形パターンの他方の大きさを規定する第２のマスク
を用いて上記レノストヲ選択的に露光するようにした方
法である。
像して該レノストに矩形のパターンを形成するに際し、
上記レジストとしてネガ型金用い、上記矩形・２ターン
のたておよびよこの一方の大きさを規定する第１のマス
クを用いて上ｄじレノストを選択的に露光したのち、上
記矩形パターンの他方の大きさを規定する第２のマスク
を用いて上記レノストヲ選択的に露光するようにした方
法である。
本発明によれば、特に微細な接続孔を形成する場合にお
いて、設計した接続孔パターンが忠実に形成さｎ１同一
の設計ルールにおいて従来技術を用いた接続孔と比較し
て、面積で２０［チ〕以上も増大することができる。し
たがって、接触抵抗の低減化をはかり得、半導体装置の
高速化に寄与する。また、第１および第２のマスクに所
望のノψターンを複数個含ませることにより、ノ９ター
ンデータ処理時間を短縮することも可能である。
いて、設計した接続孔パターンが忠実に形成さｎ１同一
の設計ルールにおいて従来技術を用いた接続孔と比較し
て、面積で２０［チ〕以上も増大することができる。し
たがって、接触抵抗の低減化をはかり得、半導体装置の
高速化に寄与する。また、第１および第２のマスクに所
望のノψターンを複数個含ませることにより、ノ９ター
ンデータ処理時間を短縮することも可能である。
第６図および第７図はそｎぞ九本発明の一実施例方法に
用いたマスクを示す平面図である。
用いたマスクを示す平面図である。
第６図に示す第１のマスク１１は前記第４図に示した接
続孔パターンのたでの大きさ全規定するもので、ガラス
基板１３上にＣ１ｉ？ターン１４を被着して形成されて
いる。第７図に示す第２のマスク１２は上記接続孔パタ
ーンのよこの大きさを規定するもので第１のマスク１１
と同様にガラス基板１３上にＣｒパターン１５を被着し
１１の（：：ｒ／？ターフ１４と第２の一７スク１２の
Ｃｒパターン１５との重なり部分が前記第５図に示した
マスク７のパターンと一致するものとなっている。
続孔パターンのたでの大きさ全規定するもので、ガラス
基板１３上にＣ１ｉ？ターン１４を被着して形成されて
いる。第７図に示す第２のマスク１２は上記接続孔パタ
ーンのよこの大きさを規定するもので第１のマスク１１
と同様にガラス基板１３上にＣｒパターン１５を被着し
１１の（：：ｒ／？ターフ１４と第２の一７スク１２の
Ｃｒパターン１５との重なり部分が前記第５図に示した
マスク７のパターンと一致するものとなっている。
第９図（ａ）〜（ｄ）は本実施例に係わるＭＯＳ トラ
ンノスタ製造工程を示す平面図である。まず、第９図（
ａ）に示す如く公知の方法により半導体ウェー・・２ノ
上の素子形成領域２２に素子形成工程を施すと共に、ダ
ート電極２３を形成した。その後、ゲート電極２３をマ
スクとしてウェーハ２１にヒ素イオンを注入することに
よシ、Ｎ＋層仕成したつこｎらの上にネガ型のレノスト
２４を塗布したのち、第９図（ｂ）に示す如く前記第１
のマスク１１を用いてレジストｚ４全＝光した。
ンノスタ製造工程を示す平面図である。まず、第９図（
ａ）に示す如く公知の方法により半導体ウェー・・２ノ
上の素子形成領域２２に素子形成工程を施すと共に、ダ
ート電極２３を形成した。その後、ゲート電極２３をマ
スクとしてウェーハ２１にヒ素イオンを注入することに
よシ、Ｎ＋層仕成したつこｎらの上にネガ型のレノスト
２４を塗布したのち、第９図（ｂ）に示す如く前記第１
のマスク１１を用いてレジストｚ４全＝光した。
このとき、接続孔設計パターン近傍においてレジスト２
４の露光領域と非露光領域とが１８ｏ°の角度で接して
いるため、設計ノ９ターンのエツジ部が近接効果の影響
で露光さ九ることは殆んどない。次いで、第９図（ｃ）
に示す如く前記第２のマスクを用いレノスト２４を露光
した。この場合も設計・リーンのエツジ部が露光される
ことは殆んどない。その後、現像工程を行いレジスト２
４に接続孔パターンを形成した。
４の露光領域と非露光領域とが１８ｏ°の角度で接して
いるため、設計ノ９ターンのエツジ部が近接効果の影響
で露光さ九ることは殆んどない。次いで、第９図（ｃ）
に示す如く前記第２のマスクを用いレノスト２４を露光
した。この場合も設計・リーンのエツジ部が露光される
ことは殆んどない。その後、現像工程を行いレジスト２
４に接続孔パターンを形成した。
次に、上記レジス） ノ４ターンをマスクとして全開孔
した後、レノスト２４を除去した。この後、Ａｔの蒸着
、配線・母ターン形成工程を経てＭＯＳ ）ランノスタ
装置が製造さｎることになる。
した後、レノスト２４を除去した。この後、Ａｔの蒸着
、配線・母ターン形成工程を経てＭＯＳ ）ランノスタ
装置が製造さｎることになる。
ここで、上記コンタクトホー）Ｌ２５１ｒｉｌＬ１０図
に第９図（ｄ）の矢視Ｂ−Ｂ断面を示す如く前記マスク
１１．１２で規定される設計ノセターンとよく一致した
ものであり、エツジに丸みのない矩形状であった。なお
第１０図中２６はダート酸化膜、２７を拡散層、２８は
フィールド酸化膜、２９け絶縁膜を示している。
に第９図（ｄ）の矢視Ｂ−Ｂ断面を示す如く前記マスク
１１．１２で規定される設計ノセターンとよく一致した
ものであり、エツジに丸みのない矩形状であった。なお
第１０図中２６はダート酸化膜、２７を拡散層、２８は
フィールド酸化膜、２９け絶縁膜を示している。
かくして本実施例方法によｎば、嬢続孔開孔弔レジスト
・々ターン形成の際、エツジ部分でのレノスト残りが殆
んどないため、矩形のレジストパターン全精度良く形成
することができる。
・々ターン形成の際、エツジ部分でのレノスト残りが殆
んどないため、矩形のレジストパターン全精度良く形成
することができる。
このため、同−設計ルールを用いた従来技術と比較して
コンタクトホール２５の面積ｔ ２０Ｃ％］以上も増大
し、接触抵抗の大幅な低減１ヒ′ｆ！：はかり得た。ま
た、前記第６図および第７図に示し次第１．第２のマス
ク１１．１２の各７２ターン数と前記第５図に示したマ
スク７のパターン数とを比較すると、マスク？では１８
に対しマスク１１．１２の合計では）１と７個も減少し
ている。すなわち、パターンが３０〔薊以上も減少して
いる。こｎは、高集積・昼密度の半導体装〉におけるパ
ターン処理時間を大巾に減少させることを意味し、スル
ージットの向上を実現することが可能となる。
コンタクトホール２５の面積ｔ ２０Ｃ％］以上も増大
し、接触抵抗の大幅な低減１ヒ′ｆ！：はかり得た。ま
た、前記第６図および第７図に示し次第１．第２のマス
ク１１．１２の各７２ターン数と前記第５図に示したマ
スク７のパターン数とを比較すると、マスク？では１８
に対しマスク１１．１２の合計では）１と７個も減少し
ている。すなわち、パターンが３０〔薊以上も減少して
いる。こｎは、高集積・昼密度の半導体装〉におけるパ
ターン処理時間を大巾に減少させることを意味し、スル
ージットの向上を実現することが可能となる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない勲２で、種々変形して実施す
ることができる。例えば、前記矩形パターンの大きさや
個数＄は仕様に応じて、適宜定めればよい。レノスト材
料トシて玄 は、ネガ型のものＶ適宜選択す扛は工いのけ勿論のこと
でちる。また、前記現像工程は必ず１〜も第２のマスク
を用い次露光工程後に行うのみでなく、第１のマスクを
用いた露光工梶資沓；び纂２のマスクを用いた露光工程
後ＩＣＪ Ｑぞ１゜行うようにしてもよい。さらに、第
１のマスクを用いる露光工程と第２のマスクを用いる為
元工程との順序を逆にすることも可能である。また、Ｍ
ＯＳトランジスタに限ら・ず各種の半導体装置に適用で
きるのも勿論のことでめる１、４、発明の詳細な説明 第１図乃至第５図はそｎぞれ従来方εを説明するための
もので第１図は接続孔パターンを示す平面図、第２１図
はパターニングさｎたレノストパターンを示す平面図、
第３図は第２図の矢視Ａ−Ａ断面図、第４図はＭＯＳ
）ランノスタ装、苫の号部を示す平面模式図、第５図に
マスクの・ゼターンＳ造を示す平面図、第６図及び第７
図（Ｃそ：ｒ、それ本発明の一実施例方法に用いたマス
クの）？ターン構造に示す平面図、第８図は上記実戦例
マスクの重なり状態を説明するための平面模式図、第９
図（ａ）〜（ｄ）は上記実施例に係わる１１・・・ｉｌ
のマスク、１２・−・第２のマスク、１３・・・ガラス
基板、１４ 、１．５・・・Ｃｒパターン、２１・・・
半導体ウェーハ、２２・・・素子形成領域、２３・・・
ケ９−ト電極、２４・・・ネが型レノスト、２５・・・
接、Ｈ孔（、コンタクトホール）、２６・・・ゲート酸
化膜、２７・・・拡散層、２８・・・フィールド酸化膜
、２９・・・絶縁膜。
く、その要旨を逸脱しない勲２で、種々変形して実施す
ることができる。例えば、前記矩形パターンの大きさや
個数＄は仕様に応じて、適宜定めればよい。レノスト材
料トシて玄 は、ネガ型のものＶ適宜選択す扛は工いのけ勿論のこと
でちる。また、前記現像工程は必ず１〜も第２のマスク
を用い次露光工程後に行うのみでなく、第１のマスクを
用いた露光工梶資沓；び纂２のマスクを用いた露光工程
後ＩＣＪ Ｑぞ１゜行うようにしてもよい。さらに、第
１のマスクを用いる露光工程と第２のマスクを用いる為
元工程との順序を逆にすることも可能である。また、Ｍ
ＯＳトランジスタに限ら・ず各種の半導体装置に適用で
きるのも勿論のことでめる１、４、発明の詳細な説明 第１図乃至第５図はそｎぞれ従来方εを説明するための
もので第１図は接続孔パターンを示す平面図、第２１図
はパターニングさｎたレノストパターンを示す平面図、
第３図は第２図の矢視Ａ−Ａ断面図、第４図はＭＯＳ
）ランノスタ装、苫の号部を示す平面模式図、第５図に
マスクの・ゼターンＳ造を示す平面図、第６図及び第７
図（Ｃそ：ｒ、それ本発明の一実施例方法に用いたマス
クの）？ターン構造に示す平面図、第８図は上記実戦例
マスクの重なり状態を説明するための平面模式図、第９
図（ａ）〜（ｄ）は上記実施例に係わる１１・・・ｉｌ
のマスク、１２・−・第２のマスク、１３・・・ガラス
基板、１４ 、１．５・・・Ｃｒパターン、２１・・・
半導体ウェーハ、２２・・・素子形成領域、２３・・・
ケ９−ト電極、２４・・・ネが型レノスト、２５・・・
接、Ｈ孔（、コンタクトホール）、２６・・・ゲート酸
化膜、２７・・・拡散層、２８・・・フィールド酸化膜
、２９・・・絶縁膜。
出願人代理人 弁理士 鈴 エ 武 彦第１ＦＩＡ
第２図
１３ｆｆ！Ｑ
第４ｊｌｉｉｉ）
第５図
第６図
第７ａ１２
第８図
１１９＠
（ａ）
（ｂ）
忙）
Claims (1)
- 【特許請求の範囲】 （１）半導体基鈑上のレノストを霧光・現像して核レジ
ストに矩形の・母ターン全形成するに際し、上記レジス
トとしてネガ型を用い、上記矩形／４’ターンのたてお
よびよこの一方の大きさを規定する第１のマスクを用い
て上記レジストヲ壌択的に露光したのち、上記矩形パタ
ーンの他方の大きさを規定する第２のマスクを用いて上
記レノストを選択的に露光することを特徴とするレジス
トパターン形成方法。 （２）前記矩形のパターンは、複数個存在するものであ
ることを特徴とする特許請求の範囲第スフを用いた露光
工程後に行うこと全特徴とする特許請求の範囲第１項記
載のレジストパターン形成方法。 （４） 前記レノストの現像工程を、前記等１のマス
クを用いた露光工８後および前記第２のマスクを用すた
露光工程後にそれぞれ行うこと全特徴とする特許請求の
範囲第１項記載のレゾストパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092871A JPS58209124A (ja) | 1982-05-31 | 1982-05-31 | レジストパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092871A JPS58209124A (ja) | 1982-05-31 | 1982-05-31 | レジストパタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209124A true JPS58209124A (ja) | 1983-12-06 |
Family
ID=14066493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092871A Pending JPS58209124A (ja) | 1982-05-31 | 1982-05-31 | レジストパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209124A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332114A (ja) * | 1990-09-17 | 1992-11-19 | Hyundai Electron Ind Co Ltd | 半導体装置のマスクパターン形成方法 |
| EP1041441A2 (en) * | 1999-03-29 | 2000-10-04 | Canon Kabushiki Kaisha | Device manufacturing method |
| US6162736A (en) * | 1996-09-11 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Process for fabricating a semiconductor integrated circuit utilizing an exposure method |
| WO2002043139A2 (en) * | 2000-11-21 | 2002-05-30 | Advanced Micro Devices, Inc. | Two mask via pattern to improve pattern definition |
-
1982
- 1982-05-31 JP JP57092871A patent/JPS58209124A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332114A (ja) * | 1990-09-17 | 1992-11-19 | Hyundai Electron Ind Co Ltd | 半導体装置のマスクパターン形成方法 |
| US6162736A (en) * | 1996-09-11 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Process for fabricating a semiconductor integrated circuit utilizing an exposure method |
| US6329306B1 (en) | 1996-09-11 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Fine patterning utilizing an exposure method in photolithography |
| EP1041441A2 (en) * | 1999-03-29 | 2000-10-04 | Canon Kabushiki Kaisha | Device manufacturing method |
| EP1041441A3 (en) * | 1999-03-29 | 2003-10-01 | Canon Kabushiki Kaisha | Device manufacturing method |
| WO2002043139A2 (en) * | 2000-11-21 | 2002-05-30 | Advanced Micro Devices, Inc. | Two mask via pattern to improve pattern definition |
| WO2002043139A3 (en) * | 2000-11-21 | 2002-12-19 | Advanced Micro Devices Inc | Two mask via pattern to improve pattern definition |
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