JPH04332114A - 半導体装置のマスクパターン形成方法 - Google Patents

半導体装置のマスクパターン形成方法

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JPH04332114A
JPH04332114A JP3234763A JP23476391A JPH04332114A JP H04332114 A JPH04332114 A JP H04332114A JP 3234763 A JP3234763 A JP 3234763A JP 23476391 A JP23476391 A JP 23476391A JP H04332114 A JPH04332114 A JP H04332114A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は高集積半導体装置のマ
スクパターン形成方法に関するもので、特に半導体基板
上の予め定められた部分に形成されるパターンの間隔を
最小化するため、第１感光膜を塗布して露光および現像
工程で第１感光膜マスクを形成して予め定められた間隔
をおいて第２感光膜を塗布して露光および現像工程で第
２感光膜マスクを形成してパターンを形成する、半導体
装置のマスクパターン形成方法に関するものである。
【０００２】
【従来の技術】従来の技術は所定形状の電極または配線
を形成するため、まず所定の導電層を半導体基板の上部
に形成する。そして、その上部に感光膜を塗布した後、
露光および現像技術によって所望の大きさ、すなわち、
予め定められた幅と長さとを有する感光膜マスクを形成
する。その後、その感光膜マスクによって露出された部
分の導電層をエッチングして予め定められた目的の電極
または配線を形成した。
【０００３】しかし、上記の方法によると、露光および
現像技術によって形成することができる感光膜マスクパ
ターン間の間隔は制限を受けるようになる。たとえば、
現在まで一般的に用いられる装備および技術によると、
０．６μｍ程度以上の最小限の感光膜マスク線幅の大き
さが要求されなければならない。
【０００４】したがって、この発明は上記の制限された
マスク線幅間の間隔を最小かするため第１感光膜を利用
した第１感光膜マスクと、上記第１感光膜マスクに予め
定められた間隔をおき第２間隔を利用する第２感光膜マ
スクとを形成するが、前記第１および第２感光膜マスク
等の間の間隔を最小化することによりマスクの線幅の大
きさを縮めることかできる、半導体装置のマスクパター
ン形成方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明による半導体装置
のマスクパターン形成方法によると、上部にマスクパタ
ーンが形成される導電層を有する基板を提供する段階と
、前記全体構造上部に第１感光膜層を形成し前記第１感
光膜上部に予め定められた部分のみ露出されるように構
成した第１マスクを配列する段階と、前記第１マスクに
よって露出された第１感光膜の一部を紫外線に露出し前
記構造を現像液に入れて紫外線に露出された第１感光膜
を取除いて、第１感光膜マスク層を形成する段階と、前
記露出された全体構造の上部に第２感光膜を沈着し前記
第２感光膜上部に第１感光膜マスク層の一側面から予め
定められた距離を隔てて第２マスクを配列する段階と、
前記第２電荷保存電極用マスクによって露出された第２
感光膜の一部を紫外線に露出し前記構造を現像液に入れ
て紫外線に露出された第２感光膜を取除いて前記第１感
光膜マスクの一側面から予め定められた距離の間隔を有
する第２感光膜マスク層を形成してエッチングを望む導
電層を露出させる段階と、前記第１および第２感光膜マ
スク層の間に予め定められた間隔をもって露出された導
電層を除き導電層のマスクパターンを実行する段階とを
含み、それにより前記導電層のマスクパターンの幅を最
小化することができるようにしたことを特徴とする。
【０００６】この発明による半導体装置のマスクパター
ン形成方法の他の実施例は、基板を提供する段階と、前
記基板上部に絶縁層、電荷保存電極用導電層および第１
感光膜層を順次に形成する段階と、前記第１感光膜上部
に予め定められた部分のみ露出されるように構成した第
１電荷保存電極用マスクを配列する段階と、前記第１電
荷保存電極用マスクによって露出された第１感光膜の一
部を紫外線に露出させる段階と、前記構造を現像液に入
れて紫外線に露出された第１感光膜を取除いて第１感光
膜マスク層を形成しその下にある電荷保存電極用導電層
の一部を露出させる段階と、前記第１感光膜マスク層を
硬化させるようにこれを予め定められた温度で予め定め
られた時間の間焼く段階と、前記露出された全体構造の
上部に第２感光膜を沈着する段階と、前記第２感光膜上
部に第１感光膜マスク層の一側面から予め定められた距
離を離隔させて第２電荷保存用マスクを配列する段階と
、前記第２電荷保存電極用マスクによって露出された第
２感光膜の一部を紫外線に露出させる段階と、前記構造
を現像液に入れて紫外線に露出された第２感光膜を取除
いて前記硬化された第２感光膜マスクの一側面から予め
定められた距離の間隔を有する第２感光膜マスク層を形
成してエッチングを望む電荷保存電極用導電層を露出さ
せる段階と、前記第１および第２感光膜マスク層の間に
予め定められた間隔をもって露出された電荷保存電極用
導電層を除き電荷保存電極を形成する段階とを含み、そ
れにより前記電荷保存電極の間の間隔を最小化できるよ
うにしたことを特徴とする。
【０００７】この発明によれば、前記第２感光膜マスク
層を焼く段階は１００〜１５０℃の温度で１０〜６０分
程度のハードベーキングすることを特徴とする。
【０００８】この発明によれば、前記第２電荷保存電極
用マスクは前記第１感光膜マスクの一側面からマスク工
程上で要求される最小の誤配列有効距離および後に形成
される電荷保存電極間の最小の絶縁間隔のみを考慮して
配列されることを特徴とする。
【０００９】この発明のマスクパターン方法により所定
の電極または配線を形成する場合、前記第１および第２
感光膜マスク間の間隔を最小化し、線幅の大きさを０．
６μｍ以下に減ずることができる。
【００１０】この発明のマスクパターン形成方法は、電
荷保存電極の製造方法、たとえば、配線間の間隔を最小
化するための方法または配線の線幅を最小化するための
方法等にも適用されることができる。
【００１１】
【実施例の説明】以下、添付の図面を参考にして本願発
明を詳細に説明する。
【００１２】第１図は従来技術により積層キャパシタ構
造を有するＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）セルを製造するための主要マスク層を配列
したレイアウト図である。一般的にＭＯＳＦＥＴのソー
スおよびドレイン電極（図示せず）等が形成される領域
の活性マスクＡと、ＭＯＳＦＥＴのゲート電極（図示せ
ず）が長く形成されるゲート電極用マスクＢと、ゲート
電極間および活性領域等の所定上部の電荷保存電極用マ
スクＣとが配列される。ここで、電荷保存電極用マスク
Ｃは電荷保存電極間の縦、横間隔（ｄ１，ｄ２）を露光
、現像工程で形成することができる最小の線幅間隔に配
列したことに注目すべきである。
【００１３】第２図の（Ａ）ないし（Ｄ）は第１図のａ
−ａ′端面を切断して電荷保存電極を形成する段階を示
すために図示された断面図である。
【００１４】第２図の（Ａ）は、第１図に説明したよう
に、ＭＯＳＦＥＴのソース電極およびドレイン電極が形
成される活性マスク領域（Ａ）上部とＭＯＳＦＥＴのゲ
ート電極が通過するゲート電極用マスク領域（Ｂ）上部
との点線で図示された電荷保存電極用マスク（Ｃ）領域
でソース電極に接続される電荷保存電極を形成するもの
と仮定し、ＭＯＳＦＥＴを包含する基板１０の上部に絶
縁層１、電荷保存電極用導電層２、およびその上部の感
光膜３を順次に塗布した状態を示す断面図である。
【００１５】第２図の（Ｂ）は、上記感光膜３の上部に
ガラス４Ａと光遮断用クロム４Ｂとからなるマスク窓４
Ｃが形成された電荷保存電極用マスク４を配列して前記
マスク窓４Ｃを通じて前記感光膜３の一部を紫外線に露
光させる状態を示す断面図である。
【００１６】第２図の（Ｃ）は、上記工程で露光された
感光膜３を現像液中に入れて除去し感光膜マスク層３Ａ
および３Ｂを形成し、その下にある電荷保存電極用導電
層１の一部を露出した状態の断面図である。上記の露光
および現像工程で感光膜マスク層３Ａおよび３Ｂを形成
することができる最小間隔（ｄ１）は一般的に約０．６
μｍ以内である。
【００１７】第２図の（Ｄ）は、上記感光膜マスク層３
Ａおよび３Ｂの下部の露出された電荷保存電極用導電層
２をエッチングして電荷保存電極２Ａおよび２Ｂを形成
し、前記感光膜マスク層３Ａおよび３Ｂを取除いた状態
の断面図である。
【００１８】以上のような従来技術は電荷保存電極と電
荷保存電極との最小間隔（ｄ１）を露光および現像技術
による最小限度の関係で、たとえば、６μｍ以下にはす
ることができなかった。
【００１９】第３図はこの発明に従って積層キャパシタ
構造を有するＤＲＡＭセルを製造するための主要マスク
層を配列した状態のレイアウト図である。ＭＯＳＦＥＴ
のソースおよびドレイン電極（図示せず）が形成される
領域の活性マスクＡ、ＭＯＳＦＥＴのゲート電極（図示
せず）が長く形成されるゲート電極用マスクＢ、ゲート
電極間および活性領域等の所定上部に第１電荷保存電極
用マスクＣ１と第１電荷保存電極用マスクＣ１周辺に第
２電荷保存電極用マスクＣ２とを配列したものである。 第１図と第３図を比較してみると、前記活性マスクＡお
よびゲート電極用マスクＢの大きさは互いに同一に配列
される反面、第１、第２電荷保存電極用マスクＣ１およ
びＣ２の面積は大きくなり、第１、第２電荷保存電極用
マスクＣ１およびＣ２間の間隔（ｄ３およびｄ４）は第
１図の電荷保存電極用マスクＣ間の間隔（ｄ１およびｄ
２）よりも狭くしたものが図示される。
【００２０】第４図の（Ａ）ないし（Ｃ）および第５図
の（Ａ）ないし（Ｃ）は第３図のｂ−ｂ′端面を切断し
て電荷保存電極を形成する段階を示すために図示された
断面図である。
【００２１】第４図の（Ａ）は、第３図に図示したよう
に、ＭＯＳＦＥＴのソース電極およびドレイン電極が形
成される活性領域Ａ上部とＭＯＳＦＥＴのゲート電極が
通過するゲート電極用マスク領域Ｂ上部の点線で図示さ
れた第１および第２電荷保存電極用マスクＣ１およびＣ
２領域でソース電極に接続される電荷保存電極を形成す
ると仮定し、ＭＯＳＦＥＴを包含する基板２０上部に絶
縁層１１、電荷保存電極用導電層１２（たとえばポリシ
リコン、単結晶シリコンまたはアモルファスシリコン）
および第１感光膜１３を順次に塗布した状態を示す断面
図である。
【００２２】第４図（Ｂ）は、前記第１感光膜１３の上
部にガラス１４Ａおよび一側面のみに形成された光遮断
用クロム１４Ｂから構成される第１電荷保存電極用マス
ク１４を予め定められた領域にのみ配列し、露出された
第１感光膜１３の一部を紫外線に露光させる状態にした
断面図である。
【００２３】ここで注目すべきことは、たとえば、ＭＯ
ＳＦＥＴに接続される１つの４面を有する第１電荷保存
電極マスクが配列されると４面の周辺には４個の第２電
荷保存電極マスクが配列されなければならないことであ
る。
【００２４】第４図（Ｃ）は、上記工程で露光された第
１感光膜１３を現像液に入れて取除き、第１感光膜マス
ク層１３Ａを形成し、その下にある電荷保存電極用導電
層１２の一部を露出させ、前記第１感光膜マスク層１３
Ａを１００ないし１５０℃の温度で１０ないし６０分程
度焼いて硬化させた状態を示す断面図である。
【００２５】第５図の（Ａ）は、上記第１感光膜マスク
層１３Ａおよび露出された導電層１２の上部に第２感光
膜１５を塗布し、ガラス１６Ａおよび一側面にのみ形成
された光遮断用クロム１６Ｂからなる第２電荷保存電極
用マスク１６を第１感光膜マスク層１３Ａの４面周囲か
ら望む距離に離隔させて配列し、上部から紫外線を露光
させる状態を示す断面図である。
【００２６】第５図の（Ｂ）は、上記工程で露光された
第２感光膜１５を現像液に入れて取除いて第２感光膜マ
スク層１５Ａを形成した状態を示す断面図である。この
とき、前記第１感光膜マスク層１３Ａはすでに硬化され
たので残っている。
【００２７】第５図の（Ｃ）は前記第１感光膜マスク層
１３Ａおよび第２感光膜マスク層１５Ａ間で露出された
領域の電荷保存電極用導電層１２をエッチングして各々
の電荷保存電極１２Ａおよび１２Ｂを形成し、前記第１
感光膜マスク層１３Ａおよび第２感光膜マスク層１５Ａ
を取り除いた状態を示す断面図である。ここで、電荷保
存電極１２Ａと電荷保存電極１２Ｂとの間の間隔ｄ３は
２つのマスクを順次使用することによる誤配列有効距離
０．１μｍと、電荷保存電極１２Ａおよび１２Ｂ間の縁
縁のための距離０．１μｍのみとを考慮して０．２μｍ
の間隔にすることができる。
【００２８】
【発明の効果】上記のとおりこの発明によれば、同一チ
ップ面積で電荷保存電極の間隔を従来技術に比較して０
．４μｍほど小さくすることができて電荷保存電極の面
積を６０％程度大きくすることができる。また、この発
明の技術を半導体の配線製造技術に適用する場合、配線
の幅と配線と配線との間の間隔を縮小することができ高
集積化に寄与することができる。
【図面の簡単な説明】
【図１】従来技術により積層キャパシタを備える多数の
ＤＲＡＭセルを製造するため主要マスク層を配列したレ
イアウト図である。
【図２】第１図のａ−ａ′線を切り取って電荷保存電極
を形成する段階を示す断面図である。
【図３】この発明により積層キャパシタを備える多数の
ＤＲＡＭセルを製造するため主要マスク層を配列したレ
イアウト図である。
【図４】第３図のｂ−ｂ′線を切り取って電荷保存電極
を形成する段階を示した断面図である。
【図５】第３図Ｋ　　ｂ−ｂ′線を切り取って電荷保存
電極を形成する段階を示した断面図である。
【符号の説明】
Ａ：活性マスク，Ｂ：ゲートマスク，Ｃ：電荷保存電極
マスク，Ｃ１：第１電荷保存電極マスク，Ｃ２：第２電
荷保存電極マスク，１および１１：絶縁層，２および１
２：電荷保存電極導電層，２Ａ，２Ｂ，１２Ａおよび１
２Ｂ：電荷保存電極、３，１３および１５：感光膜、４
：電荷保存電極用マスク

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　上部にマスクパターンが形成される導
    電層を有する基板を提供する段階と、前記全体構造上部
    に第１感光膜層を形成し前記第１感光膜上部に予め定め
    られた部分のみ露出されるように構成した第１のマスク
    を配列する段階と、前記第１のマスクによって露出され
    た第１感光膜の一部を紫外線に露出し前記構造を現像液
    に入れて紫外線に露出された第１感光膜を取除いて、第
    １感光膜マスク層を形成する段階と、前記露出された全
    体構造の上部に第２感光膜を沈着し前記第２感光膜上部
    に第１感光膜マスク層の一側面から予め定められた距離
    を隔てて第２マスクを配列する段階と、前記第２マスク
    によって露出された第２感光膜の一部を紫外線に露出し
    前記構造を現像液に入れて紫外線に露出された第２感光
    膜を取除いて前記第１感光膜マスクの一側面から予め定
    められた距離の間隔を有する第２感光膜マスク層を形成
    してエッチングを望む導電層を露出させる段階と、前記
    第１および第２感光膜マスク層の間に予め定められた間
    隔をもって露出された導電層を除き導電層のマスクパタ
    ーンを実行する段階とを含み、それにより前記導電層の
    マスクパターンの幅を最小化することができるようにし
    たことを特徴とする、半導体装置のマスクパターン形成
    方法。
  2. 【請求項２】　　前記第１感光膜マスク層は１００〜１
    ５０℃の温度で１０〜６０分程度ハードベーキングする
    ことを特徴とする、請求項１に記載の半導体装置のパタ
    ーン形成方法。
  3. 【請求項３】　　前記導電層は単結晶ポリシリコン層、
    シリコン層、アモルファスシリコン層を使用することを
    特徴とする、請求項１記載の半導体装置のマスクパター
    ン形成方法。
  4. 【請求項４】　　前記第２マスクは前記第１感光膜マス
    クの一側面からマスク工程上で要求される最小の誤配列
    有効距離および後に形成される導電層のマスクパターン
    幅間の最小の絶縁間隔のみを考慮して配列されることを
    特徴とする、請求項１に記載の半導体装置のマスクパタ
    ーン形成方法。
  5. 【請求項５】　　基板（２０）を提供する段階と、前記
    基板（２０）上部に絶縁層（１１）、電荷保存電極用導
    電層（１２）および第１感光膜層（１３）を順次に形成
    する段階と、前記第１感光膜（１３）上部に予め定めら
    れた部分のみ露出されるように構成した第１電荷保存電
    極用マスク（１４）を配列する段階と、前記第１電荷保
    存電極用マスク（１４）によって露出された第１感光膜
    （１３）の一部を紫外線に露出させる段階と、前記構造
    を現像液に入れて紫外線に露出された第１感光膜を取除
    いて、第１感光膜マスク層（１３Ａ）を形成しその下に
    ある電荷保存電極用導電層（１２）の一部を露出させる
    段階と、前記第１感光膜マスク層（１２Ａ）を硬化させ
    るようにこれを予め定められた温度で予め定められた時
    間期間焼く段階と、前記露出された全体構造の上部に第
    ２感光膜（１５）を沈着する段階と、前記第２感光膜（
    １５）上部に第１感光膜マスク層（１３Ａ）の一側面か
    ら予め定められた距離を離隔させて第２電荷保存用マス
    ク（１６）を配列する段階と、前記第２マスクによって
    露出された第２感光膜の一部を紫外線に露出させる段階
    と、前記構造を現像液に入れて紫外線に露出された第２
    感光膜（１５）を取除いて前記硬化された第１感光膜マ
    スク（１３Ａ）一側面から予め定められた距離の間隔を
    有する第２感光膜マスク層（１５Ａ）を形成してエッチ
    ングを望む電荷保存電極用導電層（１２）を露出させる
    段階と、前記第１および第２感光膜マスク層の間に予め
    定められた間隔をもって露出された電荷保存電極用導電
    層（１２）を除き電荷保存電極（１２Ａ　　，１２Ｂ）
    を形成する段階とを含み、それにより前記電荷保存電極
    （１２Ａ，１２Ｂ）の間の間隔を最小化できるようにし
    たことを特徴とする、半導体装置のマスクパターン形成
    方法。
  6. 【請求項６】　　前記第１感光膜マスク層（１３Ａ）を
    焼く段階は１００〜１５０℃温度で１０〜６０分程度ハ
    ードベーキングすることを特徴とする、請求項５記載の
    半導体装置のマスクパターン形成方法。
  7. 【請求項７】　　前記電荷保存電極用導電層（１２）は
    単結晶シリコン層、ポリシリコン層、アモルファスシリ
    コン層を使用することを特徴とする、請求項５記載の半
    導体装置のマスクパターン形成方法。
  8. 【請求項８】　　前記第２電荷保存電極用マスク（１６
    ）は前記第１感光膜マスク（１３Ａ）の一側面からマス
    ク工程上で要求される最小の誤配列有効距離および後に
    形成される電荷保存電極（１２Ａおよび１２Ｂ）間の最
    小の絶縁間隔のみを考慮して配列されることを特徴とす
    る、請求項５に記載の半導体装置のマスクパターン形成
    方法。
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