JPH07130631A - パターン形成方法及びそれを利用した半導体記憶装置の製造方法 - Google Patents
パターン形成方法及びそれを利用した半導体記憶装置の製造方法Info
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- JPH07130631A JPH07130631A JP5276730A JP27673093A JPH07130631A JP H07130631 A JPH07130631 A JP H07130631A JP 5276730 A JP5276730 A JP 5276730A JP 27673093 A JP27673093 A JP 27673093A JP H07130631 A JPH07130631 A JP H07130631A
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Abstract
(57)【要約】
【目的】 工程数を削減しつつ、光リソグラフィ技術の
限界を越えた微細幅のパターンを形成すること。 【構成】 レジスト膜３に紫外線光を照射すると、レ
ジスト膜３は周囲から徐々に硬化していくので、この紫
外線光の照射を調整することで、このレジスト膜３の上
面部４及び側面部５に硬化部を形成することができる。
その後、レジスト膜３上面部４を除去することにより、
レジスト膜３内部の未硬化部６を露出させ且つこれを除
去すると、硬化した側面部５のみが残存する。この、側
面部５の幅は、紫外線光の調整しだいで自由に設定でき
るので、リソグラフィ以下の寸法も可能となる。この技
術により作成されたパターンは、スタック型キャパシタ
の下部電極に凹凸を設けて、その表面積を拡大し、蓄積
容量を増大させるためのマスクとして利用できる。
限界を越えた微細幅のパターンを形成すること。 【構成】 レジスト膜３に紫外線光を照射すると、レ
ジスト膜３は周囲から徐々に硬化していくので、この紫
外線光の照射を調整することで、このレジスト膜３の上
面部４及び側面部５に硬化部を形成することができる。
その後、レジスト膜３上面部４を除去することにより、
レジスト膜３内部の未硬化部６を露出させ且つこれを除
去すると、硬化した側面部５のみが残存する。この、側
面部５の幅は、紫外線光の調整しだいで自由に設定でき
るので、リソグラフィ以下の寸法も可能となる。この技
術により作成されたパターンは、スタック型キャパシタ
の下部電極に凹凸を設けて、その表面積を拡大し、蓄積
容量を増大させるためのマスクとして利用できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における微
細パターンの形成方法及びそれを利用した半導体記憶装
置の製造方法に関する。
細パターンの形成方法及びそれを利用した半導体記憶装
置の製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置において配線パタ
ーンの形成には光リソグラフィ技術が用いられている。
例えば、半導体基板上に化学増感型の電離放射線レジス
トを形成した後、所定のパタ−ンの露光を行い、露光後
のベ−クの際にレジスト表面を強制的にベ−クし、その
後現像するようにして高精度のパタ−ンを得ることが特
開平３−１０１２１８号公報（Ｈ０１Ｌ２１／０２７）
に示されている。
ーンの形成には光リソグラフィ技術が用いられている。
例えば、半導体基板上に化学増感型の電離放射線レジス
トを形成した後、所定のパタ−ンの露光を行い、露光後
のベ−クの際にレジスト表面を強制的にベ−クし、その
後現像するようにして高精度のパタ−ンを得ることが特
開平３−１０１２１８号公報（Ｈ０１Ｌ２１／０２７）
に示されている。
【０００３】しかしながら、このような光リソグラフィ
技術にあっては、近年、要求される素子の最小線幅が、
転写に用いられている光の波長と同等になってきたため
に、その寸法に限界が生じてきた。例えば、現在開発が
進められている６４ＭＤＲＡＭでは、ｉ線（波長：０．
３６５μｍ）が光源として用いられる可能性が高いが、
このｉ線を用いた場合、最小線幅は０．３５μｍ〜０．
４μｍが限度である。
技術にあっては、近年、要求される素子の最小線幅が、
転写に用いられている光の波長と同等になってきたため
に、その寸法に限界が生じてきた。例えば、現在開発が
進められている６４ＭＤＲＡＭでは、ｉ線（波長：０．
３６５μｍ）が光源として用いられる可能性が高いが、
このｉ線を用いた場合、最小線幅は０．３５μｍ〜０．
４μｍが限度である。
【０００４】そこで、リソグラフィ技術の解像限界以下
の微細パターンを形成する方法としてサイドウォールス
ペーサを利用する技術が、特開平５−１３３８４号公報
（Ｈ０１Ｌ２１／３０２）に示されている。これを、図
９に基づいて説明する。まず、半導体基板５１上にレジ
スト膜５２を塗布した後、所定の個所５３を露光して硬
化させる（図９Ａ）。
の微細パターンを形成する方法としてサイドウォールス
ペーサを利用する技術が、特開平５−１３３８４号公報
（Ｈ０１Ｌ２１／３０２）に示されている。これを、図
９に基づいて説明する。まず、半導体基板５１上にレジ
スト膜５２を塗布した後、所定の個所５３を露光して硬
化させる（図９Ａ）。
【０００５】更に、この露光した個所５３の上層を改質
してシリル化し、このシリル化層５４をマスクとして、
露光していないレジスト膜５２を途中までエッチングす
る（図９Ｂ）。次に、レジスト膜５２及びシリル化層５
４の上にシリコン窒化膜５５を堆積し（図９Ｃ）、これ
を異方性全面エッチバックして、前記シリル化層５４の
側壁に、サイドウォール５６を形成する（図９Ｄ）。
してシリル化し、このシリル化層５４をマスクとして、
露光していないレジスト膜５２を途中までエッチングす
る（図９Ｂ）。次に、レジスト膜５２及びシリル化層５
４の上にシリコン窒化膜５５を堆積し（図９Ｃ）、これ
を異方性全面エッチバックして、前記シリル化層５４の
側壁に、サイドウォール５６を形成する（図９Ｄ）。
【０００６】最後に、前記サイドウォール５６をマスク
として、前記レジスト膜５２及びシリル化層５４をエッ
チング除去すると、サイドウォール５６の幅だけの微細
なパターンが残存する（図９Ｅ）。
として、前記レジスト膜５２及びシリル化層５４をエッ
チング除去すると、サイドウォール５６の幅だけの微細
なパターンが残存する（図９Ｅ）。
【０００７】
【発明が解決しようとする課題】従来例にあっては、シ
リル化層を形成したり、サイドウォールを形成するため
の工程数が多く、製造に手間がかかるという問題があ
る。また、レジストが残存する基板にＳｉ窒化膜を堆積
する必要があることから、汚染対策のため、専用炉が必
要となる問題もある。
リル化層を形成したり、サイドウォールを形成するため
の工程数が多く、製造に手間がかかるという問題があ
る。また、レジストが残存する基板にＳｉ窒化膜を堆積
する必要があることから、汚染対策のため、専用炉が必
要となる問題もある。
【０００８】本発明は斯かる問題点に鑑み、微細幅のパ
ターン及びそれを利用した大容量の半導体記憶装置を容
易に製造することを目的とする。
ターン及びそれを利用した大容量の半導体記憶装置を容
易に製造することを目的とする。
【０００９】
【課題を解決するための手段】第１の発明におけるパタ
ーン形成方法は、パターン形成領域の上にレジスト膜を
形成する工程と、このレジスト膜の上面及び側面に硬化
部を形成する工程と、前記レジスト膜上面の硬化部を除
去する工程と、前記レジスト膜内部の未硬化部分を除去
してレジスト硬化パターンを形成する工程とを行うもの
である。
ーン形成方法は、パターン形成領域の上にレジスト膜を
形成する工程と、このレジスト膜の上面及び側面に硬化
部を形成する工程と、前記レジスト膜上面の硬化部を除
去する工程と、前記レジスト膜内部の未硬化部分を除去
してレジスト硬化パターンを形成する工程とを行うもの
である。
【００１０】また、第２の発明における半導体記憶装置
の製造方法は、半導体基板の上に導電層を形成する第１
の工程と、この導電層におけるキャパシタの下部電極形
成予定領域の上に、レジストパターンを形成する第２の
工程と、前記パターニングされたレジスト膜の上面及び
側面に硬化部を形成する第３の工程と、前記レジスト上
面の硬化部を除去する第４の工程と、前記第２乃至第４
のいずれかの工程の後に、前記レジスト膜をマスクとし
て、前記導電層を下部電極領域として加工する第５の工
程と、前記レジスト膜内部の未硬化部分を除去してレジ
スト硬化パターンを形成する第６の工程と、この硬化パ
ターンをマスクとして、前記下部電極領域の厚みを減少
させて下部電極として加工する第７の工程と、前記硬化
パターンを除去する第８の工程と、前記下部電極の上に
容量絶縁層を介して上部電極を形成する第９の工程とを
行うものである。
の製造方法は、半導体基板の上に導電層を形成する第１
の工程と、この導電層におけるキャパシタの下部電極形
成予定領域の上に、レジストパターンを形成する第２の
工程と、前記パターニングされたレジスト膜の上面及び
側面に硬化部を形成する第３の工程と、前記レジスト上
面の硬化部を除去する第４の工程と、前記第２乃至第４
のいずれかの工程の後に、前記レジスト膜をマスクとし
て、前記導電層を下部電極領域として加工する第５の工
程と、前記レジスト膜内部の未硬化部分を除去してレジ
スト硬化パターンを形成する第６の工程と、この硬化パ
ターンをマスクとして、前記下部電極領域の厚みを減少
させて下部電極として加工する第７の工程と、前記硬化
パターンを除去する第８の工程と、前記下部電極の上に
容量絶縁層を介して上部電極を形成する第９の工程とを
行うものである。
【００１１】また、第３の発明におけるパターン形成方
法は、パターン形成領域の上に、除去するための条件が
異なる少なくとも２層構造からなるレジスト膜を形成す
る工程と、少なくとも下層レジストの側面に硬化部を形
成する工程と、上層レジストを除去する工程と、前記下
層レジスト内部の未硬化部分を除去してレジスト硬化パ
ターンを形成する工程とを行うものである。
法は、パターン形成領域の上に、除去するための条件が
異なる少なくとも２層構造からなるレジスト膜を形成す
る工程と、少なくとも下層レジストの側面に硬化部を形
成する工程と、上層レジストを除去する工程と、前記下
層レジスト内部の未硬化部分を除去してレジスト硬化パ
ターンを形成する工程とを行うものである。
【００１２】また、第２の発明における半導体記憶装置
の製造方法は、半導体基板の上に導電層を形成する第１
の工程と、この導電層におけるキャパシタの下部電極形
成予定領域の上に、除去するための条件が異なる少なく
とも２層構造からなるレジス膜を形成する第２の工程
と、前記レジスト膜の少なくとも下層レジストの側面に
硬化部を形成する第３の工程と、上層レジストを除去す
る第４の工程と、前記第２乃至第４のいずれかの工程の
後に、前記レジスト膜をマスクとして、前記導電層を下
部電極領域として加工する第５の工程と、前記下層レジ
スト内部の未硬化部分を除去してレジスト硬化パターン
を形成する第６の工程と、前記硬化パターンをマスクと
して、前記下部電極領域の厚みを減少させて下部電極と
して加工する第７の工程と、前記硬化パターンを除去す
る第８の工程と、この上に容量絶縁層を介して上部電極
を形成する第９の工程とを行うものである。
の製造方法は、半導体基板の上に導電層を形成する第１
の工程と、この導電層におけるキャパシタの下部電極形
成予定領域の上に、除去するための条件が異なる少なく
とも２層構造からなるレジス膜を形成する第２の工程
と、前記レジスト膜の少なくとも下層レジストの側面に
硬化部を形成する第３の工程と、上層レジストを除去す
る第４の工程と、前記第２乃至第４のいずれかの工程の
後に、前記レジスト膜をマスクとして、前記導電層を下
部電極領域として加工する第５の工程と、前記下層レジ
スト内部の未硬化部分を除去してレジスト硬化パターン
を形成する第６の工程と、前記硬化パターンをマスクと
して、前記下部電極領域の厚みを減少させて下部電極と
して加工する第７の工程と、前記硬化パターンを除去す
る第８の工程と、この上に容量絶縁層を介して上部電極
を形成する第９の工程とを行うものである。
【００１３】
【作用】即ち、レジスト膜に紫外線光を照射すると、レ
ジスト膜は周囲から徐々に硬化していくので、この紫外
線光の照射を調整することで、このレジスト膜の上面及
び側面に硬化部を形成することができる。その後、レジ
スト膜上面の硬化部を除去することにより、レジスト膜
内部の未硬化部分を露出させ且つこれを除去すると、レ
ジスト側面の硬化部分のみが残存する。
ジスト膜は周囲から徐々に硬化していくので、この紫外
線光の照射を調整することで、このレジスト膜の上面及
び側面に硬化部を形成することができる。その後、レジ
スト膜上面の硬化部を除去することにより、レジスト膜
内部の未硬化部分を露出させ且つこれを除去すると、レ
ジスト側面の硬化部分のみが残存する。
【００１４】この、レジスト側面の硬化部分の幅は、紫
外線光の調整しだいで自由に設定できるので、リソグラ
フィ以下の寸法も可能となる。前記硬化部は、レジスト
膜に、ヒ素イオン（Ａｓ+）、リンイオン（Ｐ+）又はフ
ッ化ボロンイオン（ＢＦ2 +）を照射することによっても
形成できる（月刊Semiconductor World 1993,3,P118に
詳しい）。
外線光の調整しだいで自由に設定できるので、リソグラ
フィ以下の寸法も可能となる。前記硬化部は、レジスト
膜に、ヒ素イオン（Ａｓ+）、リンイオン（Ｐ+）又はフ
ッ化ボロンイオン（ＢＦ2 +）を照射することによっても
形成できる（月刊Semiconductor World 1993,3,P118に
詳しい）。
【００１５】また、同様に、レジスト内部の未硬化部分
を露出させるために、レジスト上部を除去しやすいよう
に、レジスト膜を、除去するための条件が異なる少なく
とも２層構造とし、下層レジストの側面に硬化部を形成
した後に、この上層レジストを除去することもできる。
これらの技術により作成された微細パターンは、スタッ
ク型キャパシタの下部電極に凹凸を設けて、その表面積
を拡大し、蓄積容量を増大させるためのマスクとして利
用できる。
を露出させるために、レジスト上部を除去しやすいよう
に、レジスト膜を、除去するための条件が異なる少なく
とも２層構造とし、下層レジストの側面に硬化部を形成
した後に、この上層レジストを除去することもできる。
これらの技術により作成された微細パターンは、スタッ
ク型キャパシタの下部電極に凹凸を設けて、その表面積
を拡大し、蓄積容量を増大させるためのマスクとして利
用できる。
【００１６】
【実施例】本発明の第１の実施例を図１に基づいて説明
する。図１は本発明による微細パターンを製造するプロ
セスを示す断面図である。 工程１：半導体基板１上に、ポジ型レジスト膜２を塗布
し、所定個所３を露光する（図１Ａ）。
する。図１は本発明による微細パターンを製造するプロ
セスを示す断面図である。 工程１：半導体基板１上に、ポジ型レジスト膜２を塗布
し、所定個所３を露光する（図１Ａ）。
【００１７】工程２：前記レジスト膜２の露光されてい
ない個所を除去した後、レジスト膜３に紫外線光（紫外
線ランプの照度：７５０ｍＷ／ｃｍ2、紫外線光の波
長：２００〜３００ｎｍ、照射時間：６０秒）を照射す
る。すると、前記レジスト膜３はその周囲から徐々に硬
化していく。レジスト膜３の上面部４及び側面部５が硬
化した時点で、紫外線光の照射を停止する（図１Ｂ）。
ない個所を除去した後、レジスト膜３に紫外線光（紫外
線ランプの照度：７５０ｍＷ／ｃｍ2、紫外線光の波
長：２００〜３００ｎｍ、照射時間：６０秒）を照射す
る。すると、前記レジスト膜３はその周囲から徐々に硬
化していく。レジスト膜３の上面部４及び側面部５が硬
化した時点で、紫外線光の照射を停止する（図１Ｂ）。
【００１８】工程３：前記レジスト膜３の硬化した上面
部４のみを除去するために、Ｏ2系のガスを用いたＲＩ
Ｅ(Reactive Ion Etching)により、異方性エッチングを
行う。すると、前記半導体基板１の上にはレジスト膜３
の内、硬化した側面部５と中心の未硬化部６が残る（図
１Ｃ）。 工程４：第３工程で得た半導体基板１を酢酸アミル溶液
に浸す。すると、前記レジスト膜３の未硬化部６が除去
され、硬化した側面部５のみが残存する。即ち、この側
面部５が微細幅のレジストパターンとなる。その後は、
このレジストパターンをマスクとして、例えば、半導体
基板１にイオン注入したり、又はエッチング加工したり
すればよい（図１Ｄ）。
部４のみを除去するために、Ｏ2系のガスを用いたＲＩ
Ｅ(Reactive Ion Etching)により、異方性エッチングを
行う。すると、前記半導体基板１の上にはレジスト膜３
の内、硬化した側面部５と中心の未硬化部６が残る（図
１Ｃ）。 工程４：第３工程で得た半導体基板１を酢酸アミル溶液
に浸す。すると、前記レジスト膜３の未硬化部６が除去
され、硬化した側面部５のみが残存する。即ち、この側
面部５が微細幅のレジストパターンとなる。その後は、
このレジストパターンをマスクとして、例えば、半導体
基板１にイオン注入したり、又はエッチング加工したり
すればよい（図１Ｄ）。
【００１９】以上のように、本実施例では、側面部５の
幅がそのまま微細パターンの幅となるため、紫外線光の
照射条件を調整することにより、リソグラフィの限界以
下（例えば、０．１μｍ）の線幅を得ることも可能であ
る。尚、前記レジスト膜３に硬化部を形成するには、前
述した通り、イオン注入によっても可能であるが、その
場合は、未硬化部６を除去するために、第４工程で酢酸
イソペンチル溶液を使用すればよい。また、レジスト膜
２は、ポジ型を用いているが、もちろんネガ型を用いて
もよい。
幅がそのまま微細パターンの幅となるため、紫外線光の
照射条件を調整することにより、リソグラフィの限界以
下（例えば、０．１μｍ）の線幅を得ることも可能であ
る。尚、前記レジスト膜３に硬化部を形成するには、前
述した通り、イオン注入によっても可能であるが、その
場合は、未硬化部６を除去するために、第４工程で酢酸
イソペンチル溶液を使用すればよい。また、レジスト膜
２は、ポジ型を用いているが、もちろんネガ型を用いて
もよい。
【００２０】次に、この第１実施例の技術を応用して、
スタック型メモリセルを製造するための例を図２乃至図
５に基づいて説明する。図２乃至図５は、スタック型メ
モリセルを製造するプロセスを順次示した断面図であ
る。 工程：ＬＯＣＯＳ(Local Oxidation of Silicon)法に
より、ｐ型半導体基板１上にフィールド酸化膜７を形成
することにより、アクティブ領域を形成する。そして、
このアクティブ領域上に膜厚５０〜２００Å程度のゲー
ト酸化膜８ａを形成し、更にその上に、不純物がドーピ
ングされたポリシリコンによるゲート電極（ワード線）
８を形成する。それと同時に、ゲート電極８と隣接する
ワード線９をフィールド酸化膜７上に形成する。ワード
線９は、ゲート電極８と同様に、不純物がドーピングさ
れたポリシリコンによって形成する。
スタック型メモリセルを製造するための例を図２乃至図
５に基づいて説明する。図２乃至図５は、スタック型メ
モリセルを製造するプロセスを順次示した断面図であ
る。 工程：ＬＯＣＯＳ(Local Oxidation of Silicon)法に
より、ｐ型半導体基板１上にフィールド酸化膜７を形成
することにより、アクティブ領域を形成する。そして、
このアクティブ領域上に膜厚５０〜２００Å程度のゲー
ト酸化膜８ａを形成し、更にその上に、不純物がドーピ
ングされたポリシリコンによるゲート電極（ワード線）
８を形成する。それと同時に、ゲート電極８と隣接する
ワード線９をフィールド酸化膜７上に形成する。ワード
線９は、ゲート電極８と同様に、不純物がドーピングさ
れたポリシリコンによって形成する。
【００２１】更に、前記ゲート電極８の両側の半導体基
板１の表面にｎ型不純物をドーピングすることにより、
ソース領域１０及びドレイン領域１１を形成し、上述の
構造の表面全体に、ＬＰＣＶＤ(Low Pressure Chemical
Vapour Deposition)法により、膜厚１５００Å程度の
層間絶縁膜（シリコン酸化膜）１２を堆積する（図２
Ａ）。
板１の表面にｎ型不純物をドーピングすることにより、
ソース領域１０及びドレイン領域１１を形成し、上述の
構造の表面全体に、ＬＰＣＶＤ(Low Pressure Chemical
Vapour Deposition)法により、膜厚１５００Å程度の
層間絶縁膜（シリコン酸化膜）１２を堆積する（図２
Ａ）。
【００２２】工程：リソグラフィ技術及びエッチング
技術を用いて、前記層間絶縁膜１２に前記ソース領域１
０に通じるコンタクトホール１３を形成した後、全面
に、ＬＰＣＶＤ法により、膜厚３０００Å程度のポリシ
リコン層１４を堆積し、更に、ポリシリコン層１４に導
電性を与えるためにリン（Ｐ）をドープする。これによ
り、前記ポリシリコン層１４は、前記ソース電極１０と
電気的に接続された状態となる（図２Ｂ）。
技術を用いて、前記層間絶縁膜１２に前記ソース領域１
０に通じるコンタクトホール１３を形成した後、全面
に、ＬＰＣＶＤ法により、膜厚３０００Å程度のポリシ
リコン層１４を堆積し、更に、ポリシリコン層１４に導
電性を与えるためにリン（Ｐ）をドープする。これによ
り、前記ポリシリコン層１４は、前記ソース電極１０と
電気的に接続された状態となる（図２Ｂ）。
【００２３】工程：前記ポリシリコン層１４をキャパ
シタの下部電極として加工するために、ポリシリコン層
１４の上に、フォトレジスト塗布、マスク露光、現像等
の作業を経て、レジスト膜１５（例えば（株）東京応化
製ポジ型レジストＯＦＰＲ−８００）を形成する（図２
Ｃ）。 工程：前記レジスト膜１５に紫外線光を照射すること
により、レジストの上面部１６及び側面部１７を硬化さ
せる（もちろん、前述の如く、イオン照射により硬化さ
せてもよい）（図３Ｄ）。
シタの下部電極として加工するために、ポリシリコン層
１４の上に、フォトレジスト塗布、マスク露光、現像等
の作業を経て、レジスト膜１５（例えば（株）東京応化
製ポジ型レジストＯＦＰＲ−８００）を形成する（図２
Ｃ）。 工程：前記レジスト膜１５に紫外線光を照射すること
により、レジストの上面部１６及び側面部１７を硬化さ
せる（もちろん、前述の如く、イオン照射により硬化さ
せてもよい）（図３Ｄ）。
【００２４】工程：ＥＣＲ(Electron Cyclotron Reso
nance)プラズマエッチング法により、前記レジスト膜１
５をマスクとして、前記ポリシリコン層１４を例えば１
５００Å程度エッチング除去する（図３Ｅ）。尚、この
工程は、前記工程又は次の工程の後に行ってもよ
い。 工程：Ｏ2系ガスを用いたＲＩＥ法により異方性エッ
チングを行い、前記レジスト膜１５の硬化した上面部１
６のみを除去する（図４Ｆ）。
nance)プラズマエッチング法により、前記レジスト膜１
５をマスクとして、前記ポリシリコン層１４を例えば１
５００Å程度エッチング除去する（図３Ｅ）。尚、この
工程は、前記工程又は次の工程の後に行ってもよ
い。 工程：Ｏ2系ガスを用いたＲＩＥ法により異方性エッ
チングを行い、前記レジスト膜１５の硬化した上面部１
６のみを除去する（図４Ｆ）。
【００２５】工程：工程で得た半導体基板１を酢酸
アミル溶液に浸す。すると、前記レジスト膜１５の未硬
化部１８が除去され、硬化した側面部１７のみが残存す
るこれにより、前記ポリシリコン層１４の上に微細幅の
レジストパターンが形成される（図４Ｇ）。 工程：ＥＣＲプラズマエッチング法により、前記側面
部１７をマスクとして、前記ポリシリコン層１４を再度
１５００Å程度エッチングし、下部電極１９として加工
する。その後、前記側面部１７をＯ2プラズマアッシン
グで除去する。この下部電極１９の形状は王冠形状に似
ているので、クラウン型キャパシタとも呼ばれる（図４
Ｈ）。
アミル溶液に浸す。すると、前記レジスト膜１５の未硬
化部１８が除去され、硬化した側面部１７のみが残存す
るこれにより、前記ポリシリコン層１４の上に微細幅の
レジストパターンが形成される（図４Ｇ）。 工程：ＥＣＲプラズマエッチング法により、前記側面
部１７をマスクとして、前記ポリシリコン層１４を再度
１５００Å程度エッチングし、下部電極１９として加工
する。その後、前記側面部１７をＯ2プラズマアッシン
グで除去する。この下部電極１９の形状は王冠形状に似
ているので、クラウン型キャパシタとも呼ばれる（図４
Ｈ）。
【００２６】工程：工程の基板の表面全体に、ＬＰ
ＣＶＤ法により、１００Å程度のシリコン窒化膜を堆積
し、熱酸化することにより、前記下部電極１９の周囲
に、シリコン酸化膜／シリコン窒化膜（ＳｉＯ2／Ｓｉ3
Ｎ4）の誘電体膜からなる容量絶縁膜２０を形成する。
更に、全面に、ＬＰＣＶＤ法により、２０００Å程度の
ポリシリコン膜２１を堆積し、導電性を与えるためにリ
ン（Ｐ）をドープする。
ＣＶＤ法により、１００Å程度のシリコン窒化膜を堆積
し、熱酸化することにより、前記下部電極１９の周囲
に、シリコン酸化膜／シリコン窒化膜（ＳｉＯ2／Ｓｉ3
Ｎ4）の誘電体膜からなる容量絶縁膜２０を形成する。
更に、全面に、ＬＰＣＶＤ法により、２０００Å程度の
ポリシリコン膜２１を堆積し、導電性を与えるためにリ
ン（Ｐ）をドープする。
【００２７】その後、フォトリソグラフィ技術及びエッ
チング技術により、前記ポリシリコン膜２１をキャパシ
タの上部電極２２として加工する（図５Ｉ）。以上の如
く形成されたスタック型メモリセルにあっては、下部電
極１９がクラウン形状を構成してその表面積が拡大され
るので、結果として、蓄積容量も増大する。
チング技術により、前記ポリシリコン膜２１をキャパシ
タの上部電極２２として加工する（図５Ｉ）。以上の如
く形成されたスタック型メモリセルにあっては、下部電
極１９がクラウン形状を構成してその表面積が拡大され
るので、結果として、蓄積容量も増大する。
【００２８】次に、本発明の第２の実施例を図６乃至図
８に基づいて説明する。第１実施例では、微細パターン
形成方法の一例とそれをスタック型キャパシタの形成に
応用した例とに分けて説明したが、この第２実施例で
は、一度で説明する。 工程ａ：ＬＯＣＯＳ(Local Oxidation of Silicon)法に
より、ｐ型半導体基板２３上にフィールド酸化膜２４を
形成することにより、アクティブ領域を形成する。そし
て、このアクティブ領域上に膜厚５０〜２００Å程度の
ゲート酸化膜２５を形成する。次に、このゲート酸化膜
２５上に、不純物がドーピングされたポリシリコンによ
るゲート電極（ワード線）２６を形成する。それと同時
に、ゲート電極２６と隣接するワード線２７をフィール
ド酸化膜２４上に形成する。ワード線２７は、ゲート電
極２６と同様に、不純物がドーピングされたポリシリコ
ンによって形成する。
８に基づいて説明する。第１実施例では、微細パターン
形成方法の一例とそれをスタック型キャパシタの形成に
応用した例とに分けて説明したが、この第２実施例で
は、一度で説明する。 工程ａ：ＬＯＣＯＳ(Local Oxidation of Silicon)法に
より、ｐ型半導体基板２３上にフィールド酸化膜２４を
形成することにより、アクティブ領域を形成する。そし
て、このアクティブ領域上に膜厚５０〜２００Å程度の
ゲート酸化膜２５を形成する。次に、このゲート酸化膜
２５上に、不純物がドーピングされたポリシリコンによ
るゲート電極（ワード線）２６を形成する。それと同時
に、ゲート電極２６と隣接するワード線２７をフィール
ド酸化膜２４上に形成する。ワード線２７は、ゲート電
極２６と同様に、不純物がドーピングされたポリシリコ
ンによって形成する。
【００２９】更に、前記ゲート電極２６の両側の半導体
基板２３の表面にｎ型不純物をドーピングすることによ
り、ソース領域２８及びドレイン領域２９を形成する
（図６Ａ）。 工程ｂ：上述の構造の表面全体に、ＬＰＣＶＤ法によ
り、膜厚１５００Å程度の層間絶縁膜（シリコン酸化
膜）３０を堆積し、リソグラフィ技術及びエッチング技
術を用いて、前記層間絶縁膜３０に前記ソース領域２８
に通じるコンタクトホール３１を形成する（図６Ｂ）。
基板２３の表面にｎ型不純物をドーピングすることによ
り、ソース領域２８及びドレイン領域２９を形成する
（図６Ａ）。 工程ｂ：上述の構造の表面全体に、ＬＰＣＶＤ法によ
り、膜厚１５００Å程度の層間絶縁膜（シリコン酸化
膜）３０を堆積し、リソグラフィ技術及びエッチング技
術を用いて、前記層間絶縁膜３０に前記ソース領域２８
に通じるコンタクトホール３１を形成する（図６Ｂ）。
【００３０】工程ｃ：全面に、ＬＰＣＶＤ法により、膜
厚３０００Å程度のポリシリコン層３２を堆積し、更
に、ポリシリコン層３２に導電性を与えるためにリン
（Ｐ）をドープする。これにより、前記ポリシリコン層
３２は、前記ソース電極２８と電気的に接続された状態
となる（図６Ｃ）。 工程ｄ：前記ポリシリコン層３２の上に、除去するため
の条件が異なる２層構造のレジスト膜を塗布する。下層
レジスト膜３３としては、例えば（株）東京応化製のポ
ジ型レジストＯＥＢＲ−１０００を用い、約１μｍの厚
みに塗布して温度１２０℃で３０分間ベークする。更
に、上層レジスト膜３４として、例えば（株）東京応化
製のポジ型レジストＯＦＰＲ−８００を用い、約１μｍ
の厚みに塗布して温度８０℃で１０分間ベークする（図
６Ｄ）。
厚３０００Å程度のポリシリコン層３２を堆積し、更
に、ポリシリコン層３２に導電性を与えるためにリン
（Ｐ）をドープする。これにより、前記ポリシリコン層
３２は、前記ソース電極２８と電気的に接続された状態
となる（図６Ｃ）。 工程ｄ：前記ポリシリコン層３２の上に、除去するため
の条件が異なる２層構造のレジスト膜を塗布する。下層
レジスト膜３３としては、例えば（株）東京応化製のポ
ジ型レジストＯＥＢＲ−１０００を用い、約１μｍの厚
みに塗布して温度１２０℃で３０分間ベークする。更
に、上層レジスト膜３４として、例えば（株）東京応化
製のポジ型レジストＯＦＰＲ−８００を用い、約１μｍ
の厚みに塗布して温度８０℃で１０分間ベークする（図
６Ｄ）。
【００３１】工程ｅ：波長３６５ｎｍの紫外線光を用い
たマスク露光及びアルカリ製現像液による約１分間の現
像作業を経て、前記上層レジスト膜３４を所定形状にパ
ターニングする（図７Ｅ）。 工程ｆ：前記上層レジスト膜３４をマスクとして、Ｏ2
ガスを用いた異方性エッチングを行い、前記下層レジス
ト膜３３を同様にパターニングする。更に、上、下層レ
ジスト膜３３、３４に紫外線光を照射すると、その性質
上、下層レジスト膜３４の側面部３５が硬化する（図７
Ｆ）。
たマスク露光及びアルカリ製現像液による約１分間の現
像作業を経て、前記上層レジスト膜３４を所定形状にパ
ターニングする（図７Ｅ）。 工程ｆ：前記上層レジスト膜３４をマスクとして、Ｏ2
ガスを用いた異方性エッチングを行い、前記下層レジス
ト膜３３を同様にパターニングする。更に、上、下層レ
ジスト膜３３、３４に紫外線光を照射すると、その性質
上、下層レジスト膜３４の側面部３５が硬化する（図７
Ｆ）。
【００３２】工程ｇ：前記上、下層レジスト膜３３、３
４をマスクとして、ＲＩＥ法により前記多結晶シリコン
膜３２を異方性エッチングする（図７Ｇ）。尚、この工
程は、前記工程ｆにおいて下層レジスト膜３３をパター
ニングした後又は次の工程ｈの後に行ってもよい。 工程ｈ：工程ｇで作成した基板全体をエタノール溶液に
浸す。すると、前記上層レジスト膜３３のみが除去さ
れ、下層レジスト膜３４が残る（図８Ｈ）。
４をマスクとして、ＲＩＥ法により前記多結晶シリコン
膜３２を異方性エッチングする（図７Ｇ）。尚、この工
程は、前記工程ｆにおいて下層レジスト膜３３をパター
ニングした後又は次の工程ｈの後に行ってもよい。 工程ｈ：工程ｇで作成した基板全体をエタノール溶液に
浸す。すると、前記上層レジスト膜３３のみが除去さ
れ、下層レジスト膜３４が残る（図８Ｈ）。
【００３３】工程ｉ：工程で得た半導体基板２３をＯ
ＥＢＲ用現像液に浸す。すると、前記下層レジスト膜３
４の未硬化部３６が除去され、硬化した側面部３５のみ
が残存する。これにより、前記ポリシリコン層３２の上
に微細幅のレジストパターンが形成される（図８Ｉ）。 工程ｊ：ＲＩＥ法により、前記側面部３５をマスクとし
て、前記ポリシリコン層３５を再度２０００Å程度エッ
チングし、下部電極３７として加工する（図８Ｊ）。
ＥＢＲ用現像液に浸す。すると、前記下層レジスト膜３
４の未硬化部３６が除去され、硬化した側面部３５のみ
が残存する。これにより、前記ポリシリコン層３２の上
に微細幅のレジストパターンが形成される（図８Ｉ）。 工程ｊ：ＲＩＥ法により、前記側面部３５をマスクとし
て、前記ポリシリコン層３５を再度２０００Å程度エッ
チングし、下部電極３７として加工する（図８Ｊ）。
【００３４】その後は第１実施例の工程と同様に、前
記側面部３５を除去し、容量絶縁膜及び上部電極を順次
形成する。以上、第１及び第２実施例のスタック型キャ
パシタ構造にあっては、レジストの硬化した側面部１
７、３５をマスクとしてエッチングして、下部電極１
９、３７をクラウン形状に形成するので、従来のクラウ
ン形状の構造に比べて、蓄積容量を維持しつつ、１０〜
４０％の高さを削減できる。従って、基板表面の凹凸を
軽減でき、その後の配線形成作業が容易になる。しか
も、マスク数を大幅に削減することができ、キャパシタ
の製造が簡略化される。
記側面部３５を除去し、容量絶縁膜及び上部電極を順次
形成する。以上、第１及び第２実施例のスタック型キャ
パシタ構造にあっては、レジストの硬化した側面部１
７、３５をマスクとしてエッチングして、下部電極１
９、３７をクラウン形状に形成するので、従来のクラウ
ン形状の構造に比べて、蓄積容量を維持しつつ、１０〜
４０％の高さを削減できる。従って、基板表面の凹凸を
軽減でき、その後の配線形成作業が容易になる。しか
も、マスク数を大幅に削減することができ、キャパシタ
の製造が簡略化される。
【００３５】
【発明の効果】本発明のパターン形成方法にあっては、
パターンを形成する過程におけるプロセス数を削減する
ことができ、ひいては製造コストを低減することができ
る。しかも、従来の光リソグラフィ技術でもって、その
限界を越えた微細幅の配線パターンを形成することがで
きる。
パターンを形成する過程におけるプロセス数を削減する
ことができ、ひいては製造コストを低減することができ
る。しかも、従来の光リソグラフィ技術でもって、その
限界を越えた微細幅の配線パターンを形成することがで
きる。
【００３６】また、この技術を応用し、高さを抑え且つ
大容量のクラウン形状のスタック型キャパシタを容易に
製造することができる。
大容量のクラウン形状のスタック型キャパシタを容易に
製造することができる。
【図１】本発明の第１の実施例における微細パターン形
成プロセスを順次示した断面図である。
成プロセスを順次示した断面図である。
【図２】本発明の第１の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図３】本発明の第１の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図４】本発明の第１の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図５】本発明の第１の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図６】本発明の第２の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図７】本発明の第２の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図８】本発明の第２の実施例におけるパターン形成プ
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
ロセスを応用したスタック型キャパシタの製造プロセス
を順次示した断面図である。
【図９】従来例における微細パターン形成プロセスを順
次示した断面図である。
次示した断面図である。
１ 半導体基板（パターン形成領域） ３、１５ レジスト膜 ４、１６ 上面部（硬化部） ５、１７、３５ 側面部（硬化部） ６、１８ 未硬化部 １４、３２ ポリシリコン（導電層、パターン形成領
域） １９、３７ 下部電極 ２０ 容量絶縁層 ２２ 上部電極 ３３ 下層レジスト膜 ３４ 上層レジスト膜
域） １９、３７ 下部電極 ２０ 容量絶縁層 ２２ 上部電極 ３３ 下層レジスト膜 ３４ 上層レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108
Claims (4)
- 【請求項１】 パターン形成領域の上にレジスト膜を形
成する工程と、このレジスト膜の上面及び側面に硬化部
を形成する工程と、前記レジスト膜上面の硬化部を除去
する工程と、前記レジスト膜内部の未硬化部分を除去し
てレジスト硬化パターンを形成する工程とを行うことを
特徴としたパターン形成方法。 - 【請求項２】 半導体基板の上に導電層を形成する第１
の工程と、 この導電層におけるキャパシタの下部電極形成予定領域
の上に、レジストパターンを形成する第２の工程と、 前記パターニングされたレジスト膜の上面及び側面に硬
化部を形成する第３の工程と、 前記レジスト膜上面の硬化部を除去する第４の工程と、 前記第２乃至第４のいずれかの工程の後に、前記レジス
ト膜をマスクとして、前記導電層を下部電極領域として
加工する第５の工程と、 前記レジスト膜内部の未硬化部分を除去してレジスト硬
化パターンを形成する第６の工程と、 この硬化パターンをマスクとして、前記下部電極領域の
厚みを減少させて下部電極として加工する第７の工程
と、 前記硬化パターンを除去する第８の工程と、 前記下部電極の上に容量絶縁層を介して上部電極を形成
する第９の工程と、 を含むことを特徴とした半導体記憶装置の製造方法。 - 【請求項３】 パターン形成領域の上に、除去するため
の条件が異なる少なくとも２層構造からなるレジスト膜
を形成する工程と、少なくとも下層レジストの側面に硬
化部を形成する工程と、上層レジストを除去する工程
と、前記下層レジスト内部の未硬化部分を除去してレジ
スト硬化パターンを形成する工程とを行うことを特徴と
したパターン形成方法。 - 【請求項４】 半導体基板の上に導電層を形成する第１
の工程と、 この導電層におけるキャパシタの下部電極形成予定領域
の上に、除去するための条件が異なる少なくとも２層の
構造からなるレジスト膜を形成する第２の工程と、 前記レジスト膜の少なくとも下層レジストの側面に硬化
部を形成する第３の工程と、 上層レジストを除去する第４の工程と、 前記第２乃至第４のいずれかの工程の後に、前記レジス
ト膜をマスクとして、前記導電層を下部電極領域として
加工する第５の工程と、 前記下層レジスト内部の未硬化部分を除去してレジスト
硬化パターンを形成する第６の工程と、 前記硬化パターンをマスクとして、前記下部電極領域の
厚みを減少させて下部電極として加工する第７の工程
と、 前記硬化パターンを除去する第８の工程と、 この上に容量絶縁層を介して上部電極を形成する第９の
工程と、 を含むことを特徴とした半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276730A JPH07130631A (ja) | 1993-11-05 | 1993-11-05 | パターン形成方法及びそれを利用した半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276730A JPH07130631A (ja) | 1993-11-05 | 1993-11-05 | パターン形成方法及びそれを利用した半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130631A true JPH07130631A (ja) | 1995-05-19 |
Family
ID=17573545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276730A Pending JPH07130631A (ja) | 1993-11-05 | 1993-11-05 | パターン形成方法及びそれを利用した半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130631A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063725A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체 소자 제조용 포토레지스트 패턴의 선폭 조절방법 |
| JP2008193076A (ja) * | 2007-02-02 | 2008-08-21 | Asml Netherlands Bv | リソグラフィ方法 |
| WO2009054413A1 (ja) * | 2007-10-25 | 2009-04-30 | Nissan Chemical Industries, Ltd. | 半導体装置の作製方法 |
| WO2009078207A1 (ja) * | 2007-12-14 | 2009-06-25 | Jsr Corporation | パターン形成方法 |
| WO2009096371A1 (ja) * | 2008-01-28 | 2009-08-06 | Az Electronic Materials (Japan) K.K. | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| WO2009101878A1 (ja) * | 2008-02-15 | 2009-08-20 | Tokyo Electron Limited | パターン形成方法、半導体製造装置及び記憶媒体 |
| JP2009218556A (ja) * | 2008-03-12 | 2009-09-24 | Taiwan Semiconductor Manufacturing Co Ltd | リソグラフィパターンの形成方法 |
| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
| US9257299B2 (en) | 2013-09-30 | 2016-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device and semiconductor manufacturing apparatus |
-
1993
- 1993-11-05 JP JP5276730A patent/JPH07130631A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063725A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체 소자 제조용 포토레지스트 패턴의 선폭 조절방법 |
| US8017310B2 (en) | 2007-02-02 | 2011-09-13 | Asml Netherlands B.V. | Lithographic method |
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| JP5290204B2 (ja) * | 2008-01-28 | 2013-09-18 | ＡｚエレクトロニックマテリアルズＩｐ株式会社 | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| KR101443057B1 (ko) * | 2008-01-28 | 2014-09-22 | 에이제토 엘렉토로닉 마티리알즈 아이피 (재팬) 가부시키가이샤 | 미세 패턴 마스크 및 그 제조 방법, 및 그것을 사용한 미세 패턴의 형성 방법 |
| WO2009101878A1 (ja) * | 2008-02-15 | 2009-08-20 | Tokyo Electron Limited | パターン形成方法、半導体製造装置及び記憶媒体 |
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| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
| US9257299B2 (en) | 2013-09-30 | 2016-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device and semiconductor manufacturing apparatus |
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