JPH1197442A - パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置 - Google Patents

パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置

Info

Publication number
JPH1197442A
JPH1197442A JP25896597A JP25896597A JPH1197442A JP H1197442 A JPH1197442 A JP H1197442A JP 25896597 A JP25896597 A JP 25896597A JP 25896597 A JP25896597 A JP 25896597A JP H1197442 A JPH1197442 A JP H1197442A
Authority
JP
Japan
Prior art keywords
film
pattern
thickness
silicon oxynitride
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25896597A
Other languages
English (en)
Inventor
Atsushi Sekiguchi
敦 関口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP25896597A priority Critical patent/JPH1197442A/ja
Publication of JPH1197442A publication Critical patent/JPH1197442A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 アルミニウム配線等をパターニングするため
反射防止膜を用いる場合にも、パターンの裾引き等が発
生せず、寸法制御性に優れたパターン形成法を提供す
る。 【解決手段】 基板10上にAlCu層11a、Ti層
11b、TiN層11c及びTi層11dをこの順に積
層したAl配線層11を形成する。このAl配線層11
上に反射防止膜としてのSiON膜12aと、反応防止
膜としてのSiO膜12bを、両膜の膜厚の和が30
nm以下になるように積層する。次にSiO膜12b
上にポジ型で化学増幅形のレジスト膜13を塗布形成
し、レジスト膜上に所要のパターンに応じたフォトマス
クを形成した後、KrFエキシマレーザビームを用いて
露光し、レジスト膜13に所望線幅のパターンを形成す
るが、SiO膜12bによりレジストパターンの裾引
きの発生が抑制される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置製造の
リソグラフィ工程において用いられるパターン形成方法
およびそれを用いた半導体装置の製造方法並びに半導体
装置に係り、例えばアルミニウム配線を形成するための
パターン形成方法およびそれを用いた半導体装置の製造
方法並びに半導体装置に関する。
【0002】
【従来の技術】近年の半導体チップの微細化の要求に伴
い、その微細な半導体設計パターンの寸法は0.15〜
0.35μmの微小線幅の領域に達している。この設計
パターンの微細化に伴って、回路パターンの解像度を向
上させるべく種々の研究が活発になされている。光リソ
グラフィ技術においては、露光光源の短波長化が進んで
おり、従来の水銀のg線(波長436nm)およびi線
(波長365nm)による露光に代わり、例えばフッ化
クリプトン(KrF)エキシマ(波長248nm)など
のエキシマレーザビームによる露光が導入され始めてい
る。
【0003】しかしながら、光源の波長が短くなるほ
ど、下地基板からの反射率が高まり、かつ波長が狭帯域
化されるために定在波が生じやすい。定在波が生じる
と、基板の段差部で光の回り込みによりパターンが欠損
したり、感光性樹脂膜(レジスト)の膜厚の変化に伴っ
て解像線幅が周期的に変化するという現象が起こる。そ
のため、特に設計パターンが0.30μm以下のアルミ
ニウム配線である場合には、被加工膜上に定在波抑制効
果を有する反射防止膜を成膜したのちに被加工膜のエッ
チングを行うプロセスが必須となる。
【0004】従来より使用されている反射防止膜には、
例えば酸窒化シリコン(SiOx y ),非晶質カーボ
ン(C),炭化シリコン(SiC)および窒化チタン
(TiN)などからなる無機膜と、例えばポリイミド系
やエチルプロピレン系樹脂などからなる有機膜とがあ
る。いずれの種類の反射防止膜も、主にドライエッチン
グを行う際に用いられているが、レジストを残す目的で
は無機膜を用いる方が有利である。
【0005】ところが、近年、高い解像度を得るため
に、感光性樹脂膜として化学増幅形のレジストが広く用
いられており、無機の反射防止膜を使用した場合、パタ
ーン形成に不具合が生じる。すなわち、近年のエキシマ
レーザリソグラフィの実用化に伴い、化学増幅形のレジ
ストによりパターン形成を行うには、レジストがポジ形
の場合には下地基板とレジストとの界面部分でパターン
の裾引きが生じることがあり、レジストがネガ形の場合
には逆にパターンの食込みが観察されることがある。
【0006】加えて、例えば反応性イオンエッチング
(RIE;Reactive Ion Etching)法を用いてアルミニ
ウム配線を形成する際には、反射防止膜を使用した場
合、反射防止膜のパターン形成を行うためのRIEを行
ったのち、アルミニウム配線のパターン形成のためのR
IEを行う。このとき、反射防止膜のパターン形成を行
う際のRIEにおいて、感光性樹脂膜の一部もエッチン
グされてしまい、感光性樹脂膜の厚さが減少することが
認められている。被加工膜と感光性樹脂膜とは、一定の
比でエッチングされるため、このように感光性樹脂膜の
厚さが減少すると、線幅リニアリティが低減(劣化)す
る。
【0007】
【発明が解決しようとする課題】このように、従来で
は、アルミニウム配線を形成するためのリソグラフィ工
程において、無機膜よりなる反射防止膜を用いる場合、
レジストパターンの裾引きや食込みが起こるという問題
があった。このようなレジストパターンの裾引き等が起
きた場合、設計パターンと実際のパターン寸法とは異な
り、微細な回路パターンの重ね合わせ精度に大きな影響
を与え、製造歩留り低下の原因となる。また、従来で
は、RIEにより反射防止膜のパターン形成を行う際に
レジストの一部がエッチングされてレジストの膜厚が減
少するため、次工程のアルミニウム配線を形成するため
のRIEの際にパターン寸法制御性(プロセス余裕度)
が劣化するという問題があった。
【0008】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、アルミニウム配線などの被加工膜を
パターニングするためのリソグラフィ工程において無機
反射防止膜を用いる場合にも、パターンの裾引き等の問
題が起きることなく、かつパターン寸法の制御性に優れ
たパターン形成方法およびそれを用いた半導体装置の製
造方法並びに半導体装置を提供することにある。
【0009】
【課題を解決するための手段】本発明によるパターン形
成方法は、アルミニウム配線などの被加工膜上に定在波
効果抑制のための反射防止膜および化学的に安定した反
応防止膜をこの順で形成し、反応防止膜上に化学増幅型
の感光性樹脂膜を形成したのちに感光性樹脂膜への露光
を行うものである。反射防止膜としては具体的には例え
ばシリコン酸窒化膜、また、化学的に安定した反応防止
膜としてはシリコン酸化膜がそれぞれ用いられる。
【0010】本発明による半導体装置の製造方法は、半
導体基板上にアルミニウムを含む被加工膜を形成する工
程と、被加工膜上に定在波効果抑制のための反射防止膜
および化学的に安定した反応防止膜をこの順で形成する
工程と、反応防止膜上に化学増幅型の感光性樹脂膜を形
成したのちに露光して感光性樹脂膜をパターニングする
工程と、パターニングされた感光性樹脂膜をマスクとし
て反応防止膜、反射防止膜および被加工膜をそれぞれこ
の順でエッチングする工程とを含むものである。
【0011】本発明による半導体装置は、半導体基板上
に形成されたアルミニウムを含む配線層と、この配線層
上に形成された定在波効果抑制のためのシリコン酸窒化
膜と、このシリコン酸窒化膜上に形成されたシリコン酸
化膜とを備えた構成を有している。
【0012】本発明によるパターン形成方法および半導
体装置の製造方法では、アルミニウム配線などの被加工
膜上に定在波効果抑制のための反射防止膜および化学的
に安定した反応防止膜がこの順で形成され、この反応防
止膜上に化学増幅型の感光性樹脂膜が形成される。感光
性樹脂膜への露光の際には、反応防止膜により裾引き等
の発生が抑制される。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【0014】図1は本発明の一実施の形態に係るパター
ンの形成方法を用いたアルミニウム配線構造の製造方法
を表すものである。
【0015】本実施の形態では、まず、図1(a)に示
したように、基板10上に例えば膜厚400nmのアル
ミニウム銅(AlCu)層11a、膜厚5nmのチタン
(Ti)層11b、膜厚70nmの窒化チタン(Ti
N)層11cおよび膜厚5nmのチタン(Ti)層11
dをそれぞれこの順に積層してなるアルミニウム配線層
11を例えば蒸着法により形成する。
【0016】次いで、同じく図1(a)に示したよう
に、アルミニウム配線層11上に例えば膜厚10nmの
反射防止膜としてのシリコン酸窒化膜(SiON;屈折
率2.06,吸収係数0.6)12a、および反応防止
膜としての膜厚が5nm以下のシリコン酸化膜(SiO
2 )12bを例えばプラズマCVD(Chemical Vaper D
eposition )法を用いてこの順に積層させる。そののち
シリコン酸化膜12b上に、感光性樹脂膜として例えば
ポジ型で化学増幅形のレジスト膜13を塗布形成する。
このときレジスト膜13の膜厚は、アルミニウム配線層
12の膜厚と後述するシリコン酸化膜12bおよびシリ
コン酸窒化膜12aをエッチングする際に同時に削られ
るレジストの量との和以上、例えば0.7μm以上とす
る。なお、シリコン酸窒化膜12aの膜厚とシリコン酸
化膜12bの膜厚との和は薄いほうが好ましく、30n
m以下であることが好ましい。続いて、図1(b)に示
したように、レジスト膜13上に形成すべきパターンに
応じたフォトマスク(図示せず)を形成したのち、この
フォトマスクを介して例えばKrFエキシマレーザビー
ムを用いて露光する。
【0017】次に、図2(a)に示したように、パター
ン形成されたレジスト膜13をマスクとしてシリコン酸
化膜12bおよびシリコン酸窒化膜12aを順次エッチ
ングする。パターン形成は例えば反応ガスとしてCF4
ガスを用いてRIE法により行う。このときシリコン酸
化膜12bおよびシリコン酸窒化膜12aと共にレジス
ト膜13の一部がエッチングされ、その膜厚が減少す
る。
【0018】更に、図2(b)に示したようにレジスト
膜13をマスクとしてチタン層11d、窒化チタン層1
1c、チタン層11bおよびアルミニウム銅層11aを
順次エッチングしてアルミニウム配線層11のパターン
を形成する。このエッチングも、上述のパターン形成の
際と同様に、例えば反応ガスとしてCl2 ガスを用いた
RIE法により行う。最後に、レジスト膜13を除去し
て所望のアルミニウム配線パターンを得る。このとき本
実施の形態では、アルミニウム配線パターン上にシリコ
ン酸窒化膜12aおよびシリコン酸化膜12bが積層さ
れた構造となる。
【0019】次に、本実施の形態のパターン形成方法に
おけるシリコン酸化膜12bおよびシリコン酸窒化膜1
2aの果たす役割について説明する。
【0020】本実施の形態においては、シリコン酸化膜
12bはポジ型で化学増幅形のレジスト膜13との界面
でのパターンの裾引きの発生を防止(抑制)している。
若し、シリコン酸化膜12bが成膜されない場合には、
従来のようにシリコン酸窒化膜12a上にレジスト13
のパターンが直接形成されることになる。一般に、シリ
コン酸窒化膜などの窒化系の膜は不安定であり、そのた
め、大気中のアンモニア(NH3 )やアミン(RーNH
2 など)などの塩基性物質は、シリコン酸窒化膜12a
の表面に吸着しやすい。このような塩基性物質は、シリ
コン酸窒化膜12aの表面に吸着すると、レジスト膜1
3中に拡散している酸と中和反応を起こして溶解してし
まうことがある。同時にレジスト膜13中の酸は失活し
て触媒としての能力を失い、パターン形成ができなくな
り、前述のような裾引きの問題が発生する。しかしなが
ら、二酸化シリコンは化学的に非常に安定しており、シ
リコン酸化膜12bをシリコン酸窒化膜12aとレジス
ト膜13との間に設けることにより、このような中和反
応を防止(抑制)することができ、よってパターンの裾
引きの発生を抑制することができる。
【0021】一方、シリコン酸窒化膜12aは定在波抑
制効果を有しており、これによりレジスト膜13の線幅
のコントラストや制御性の劣化が防止される。
【0022】図3は、本実施の形態に係るパターン形成
方法を用いてパターンを形成した場合における、定在波
抑制効果をシミュレーションにより求めた結果であり、
横軸はポジ型の化学増幅形レジスト膜の膜厚を表し、縦
軸はこのレジスト膜の吸収率の特性を表している。図
中、特性Aは、アルミニウム配線層上に反射防止膜とし
てのシリコン酸窒化膜および反応防止膜としてのシリコ
ン酸化膜の両方を形成した本発明の場合、特性Bはアル
ミニウム配線上にシリコン酸化膜のみを形成した場合の
特性をそれぞれ表している。ここで、シリコン酸窒化膜
の光学定数は、n(屈折率)=2.06,k(吸収率)
=0.6であり、またその膜厚は25nmとした。この
図から、本発明の特性Aでは、吸収率はレジスト膜の膜
厚の増加と共に直線的に増加しており、定在波効果によ
る解像線幅の周期的な変動が抑制されていることが分か
る。
【0023】更に、本実施の形態においては、シリコン
酸化膜を形成する際に、その膜厚を5nm以下としたの
で、定在波効果による線幅リニアリティの劣化を低減す
ることができる。
【0024】図4は、本実施の形態に係るパターン形成
方法を用いてパターンを形成した場合における、シリコ
ン酸化膜の膜厚(横軸)と定在波効果抑制による解像線
幅の変動比(スイング比)(縦軸)との関係をシミュレ
ーションにより求めた結果である。なお、シリコン酸窒
化膜の光学定数および膜厚は図3で説明したものと同じ
である。この図から、シリコン酸化膜の膜厚が5nm以
下であると、スイング比が好ましい範囲(5%以下)の
2〜3.5%程度であることが分かる。
【0025】本実施の形態では、また、シリコン酸窒化
膜12aの上にシリコン酸化膜12bが形成されている
ので、このシリコン酸化膜12bがエッチングのストッ
パとのしての役目も兼ねることができ、このことからも
線幅制御性と配線形成の信頼性が向上する。更に、シリ
コン酸窒化膜の膜厚とシリコン酸化膜の膜厚との和を3
0nm以下とすることにより、レジスト膜の膜厚を減少
させることなく、これらの膜のエッチングを容易に行う
ことができる。なお、このときのエッチング比は、レジ
スト:シリコン酸化膜/シリコン酸窒化膜=1:2とな
る。
【0026】以上のパターン形成方法は、具体的には、
例えば図5に示したようなアルミニウム配線を有する半
導体装置(メモリセル)の製造方法に適用することがで
きる。
【0027】この半導体装置は、スイッチング用のトラ
ンジスタ30とメモリ素子40とから構成されている。
トランジスタ30はMOS(Metal Oxide Semiconducto
r)トランジスタである。すなわち、例えばN型シリコン
よりなる半導体基板51にボロン(B)などの不純物が
注入されることによりPウェル層31が形成されてお
り、このPウェル層31に燐(P)などの不純物が注入
されたN+ 層よりなるソース領域32およびドレイン領
域33がそれぞれ形成されている。ソース領域32とド
レイン領域33との間の半導体基板51上には二酸化シ
リコン(SiO2)よりなるゲート酸化膜34を介して
例えば多結晶シリコンからなるゲート電極35が形成さ
れている。半導体基板51のメモリ素子形成領域には、
例えば二酸化シリコンからなる層間絶縁膜41を介して
アルミニウム(Al)などの金属よりなる下部電極42
が形成されている。下部電極42の上には例えばPZT
よりなる強誘電体膜43が形成されている。強誘電体膜
43の上にはアルミニウムなどの金属からなる上部電極
44が形成されている。これら下部電極42、強誘電体
膜43および上部電極44によりメモリ素子40が構成
されている。
【0028】トランジスタ30およびメモリ素子40の
上には例えば二酸化シリコンよりなる層間絶縁膜52が
形成されている。この層間絶縁膜52にはドレイン領域
33とコンタクトをとるためのコンタクトホール52
a,上部電極44とコンタクトを取るためのコンタクト
ホール52bおよび下部電極42とコンタクトを取るた
めのコンタクトホール52cがそれぞれ設けられてい
る。コンタクトホール52aにより露出されたドレイン
領域33の上にはタングステン(W)などよりなる取り
出し電極53が形成されている。また、コンタクトホー
ル52bにより露出された上部電極44と取り出し電極
53の上には、本発明に係るパターン形成方法を用いて
形成した例えばアルミニウム銅,チタン,窒化チタンお
よびチタンを順次積層してなる配線(アルミニウム配
線)54が形成されており、上部電極44と取り出し電
極53(すなわちドレイン領域33)とを電気的に接続
している。ここで、配線54上にはパターン形成の際に
利用されるシリコン酸窒化膜54aおよびシリコン酸化
膜54bが残存している。更に、コンタクトホール52
cにより露出された下部電極42の上には、同じく本発
明に係るパターン形成方法を用いて形成した例えばアル
ミニウム銅,チタン,窒化チタンおよびチタンを順次積
層してなる配線(アルミニウム配線)55が形成されて
おり、この配線55により下部電極42が図示しない他
の素子に対して電気的に接続されている。配線55上に
も本発明で利用したシリコン酸窒化膜55aおよびシリ
コン酸化膜55bが積層されている。なお、図5におい
ては図示しないが、層間絶縁膜52にはソース領域32
およびゲート電極35に接続するコンタクトホールがそ
れぞれ形成されている。ソース領域32およびゲート電
極35には各コンタクトホールを介して適宜の配線がそ
れぞれ接続されている。
【0029】このメモリセルでは、ゲート電極35に所
定の電圧が印加されるとソース領域32とドレイン領域
33の間に電流が流れ、スイッチング素子としてのトラ
ンジスタ30がオンする。これにより取り出し電極53
および配線54を介してメモリ素子40に電流が流れ、
上部電極44と下部電極42との間に電圧が加えられ
る。メモリ素子40ではこの電圧が加えられることによ
り強誘電体膜43において分極がおこる。この電圧−分
極特性のヒステリシスを利用して「0」または「1」の
データの記憶あるいは読み出しが行われる。
【0030】以上説明したように、本実施の形態では、
アルミニウム配線のパターン形成の際に、反射防止膜と
してのシリコン酸窒化膜の上に化学的に安定な反応防止
膜(シリコン酸化膜)を積層したものを用いるようにし
たので、反射防止膜による定在波抑制効果に加え、反射
防止膜上に塩基性物質が吸着することを抑制することが
できるようになる。よって、レジストパターンの裾引き
を抑制できると共に、定在波効果の少ない線幅制御性に
優れたパターンを形成することができる。
【0031】
【実施例】更に、本発明の具体的な実施例について詳細
に説明する。
【0032】(第1の実施例)本実施例では、シリコン
基板上に、本発明のパターン形成方法を用いて0.25
μmのアルミニウム配線層のライン・アンド・スペース
パターンを形成した。アルミ配線層は、膜厚400nm
のアルミニウム銅層,膜厚5nmのチタン層,膜厚70
nmの窒化チタン層および膜厚5nmのチタン層をこの
順に積層したものとした。なお、反射防止膜として膜厚
25nmのシリコン酸窒化膜(SiON)を、反応防止
膜として膜厚5nmのシリコン酸化膜をそれぞれプラズ
マCVD法により形成した。また、感光性樹脂膜として
ポジ型の化学増幅形レジスト(和光純薬(株)製の「WK
R-PT」シリーズ)、露光光源としてKrFエキシマをそ
れぞれ使用した。
【0033】得られたパターンについて、走査電子顕微
鏡(SEM;Scanning Electron Microscope)により解
像線幅を測定した。その結果、寸法変換差(エッチング
後における解像線幅のエッチングマスク寸法からの変動
量)が従来より0.02μm改善された。これは、パタ
ーンの裾引きが抑制され、また定在波効果およびハレー
ションの影響が低減したためであると考えられる。更
に、焦点深度についても0.2μmの改善が認められ
た。これらの結果から、ポジ型の化学増幅形レジストお
よびKrFエキシマレーザビームを用いてアルミニウム
配線層のパターンを形成する場合においては、アルミニ
ウム配線層上に膜厚25nmのシリコン酸窒化膜(Si
ON)および膜厚5nmのシリコン酸化膜を形成したの
ち露光を行うことにより、パターン寸法制御性に優れた
パターンを形成できることが分かった。
【0034】(第2の実施例)本実施例では、第1の実
施例と同様に、本発明のパターン形成方法を用いて0.
25μmのアルミニウム配線層のライン・アンド・スペ
ースパターンを形成した。但し、反応防止膜として膜厚
3nm以下のシリコン酸化膜をプラズマCVD法により
形成した。なお、他の条件は、第1の実施例と同一とし
た。
【0035】第1の実施例と同様に得られたパターンに
ついて、SEMにより解像線幅を測定した。その結果、
寸法変換差が従来より0.03μm改善された。また、
焦点深度についても0.3μmの改善が認められた。
【0036】これらの結果から、ポジ型の化学増幅形レ
ジストおよびKrFエキシマレーザビームを用いてアル
ミニウム配線層のパターンを形成する場合においては、
アルミニウム配線層上に膜厚25nmのシリコン酸窒化
膜および膜厚3nm以下のシリコン酸化膜を形成したの
ち露光を行うことにより、パターン寸法制御性に優れた
パターンを形成できることが分かった。また、シリコン
酸化膜の膜厚は5nmより3nm以下である方が好まし
いことが分かった。
【0037】以上、実施の形態および実施例を挙げて本
発明を説明したが、本発明はこれらの実施の形態および
実施例に限定されるものではなく、種々変形可能であ
る。例えば、上記実施の形態および各実施例において
は、アルミニウム配線としてアルミニウム銅,チタン,
窒化チタンおよびチタンをこの順に積層した構造のもの
について説明したが、その他の構成のアルミニウム配
線、更にはアルミニウム以外の高反射率の材料により形
成される被加工膜一般についても、上記実施の形態およ
び各実施例と同様の結果を得ることができる。
【0038】また、上記実施の形態および各実施例にお
いては、感光性樹脂膜としてポジ型の化学増幅形レジス
トを用いてパターンの裾引きの発生を抑制する場合につ
いて説明したが、ネガ型の化学増幅形レジストを用いる
場合には上記実施の形態および各実施例と同様の理由に
よりパターンの食込みを抑制できる。
【0039】更に、上記実施の形態および各実施例にお
いては、シリコン酸窒化膜およびシリコン酸化膜をプラ
ズマCVD法により成膜するようにしたが、その他の方
法により成膜する場合についても上記実施の形態および
各実施例と同様の結果を得ることができる。
【0040】
【発明の効果】以上説明したように請求項1乃至5記載
のパターン形成方法または請求項6,7記載の半導体装
置の製造方法によれば、アルミニウム配線などの被加工
膜上に定在波効果抑制のための反射防止膜および化学的
に安定した反応防止膜をこの順で形成し、反応防止膜上
に化学増幅型の感光性樹脂膜を形成したのちに感光性樹
脂膜への露光を行うようにしたので、定在波効果を抑制
できると共に、パターンの裾引き等の発生を抑制でき
る。よって、線幅制御性に優れ、ターゲットパターンの
重ね合わせ精度が向上すると共に半導体チップの製造歩
留りが向上するいう効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るパターン形成方法
を説明するための断面図である。
【図2】図1に続く工程を説明するための断面図であ
る。
【図3】シリコン酸窒化膜が定在波抑制効果を有するこ
とを説明するための特性図である。
【図4】シリコン酸化膜がスイング比に及ぼす影響を説
明するための特性図である。
【図5】本発明の一実施の形態に係るパターン形成方法
を用いて製造した半導体装置の具体的な構成を表す断面
図である。
【符号の説明】
10…基板、11…アルミニウム配線層、12a…シリ
コン酸窒化膜、12b…シリコン酸化膜、13…レジス
ト膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 被加工膜上に形成されたマスク用感光性
    樹脂膜を露光して所定のパターンを形成するパターン形
    成方法において、 前記被加工膜上に定在波効果抑制のための反射防止膜お
    よび化学的に安定した反応防止膜をこの順で形成し、前
    記反応防止膜上に化学増幅型の感光性樹脂膜を形成した
    のちに前記感光性樹脂膜への露光を行うことを特徴とす
    るパターン形成方法。
  2. 【請求項2】 前記被加工膜としてアルミニウムを含む
    ものを用いることを特徴とする請求項2記載のパターン
    形成方法。
  3. 【請求項3】 前記反射防止膜としてシリコン酸窒化膜
    を形成し、かつ前記反応防止膜としてシリコン酸化膜を
    形成することを特徴とする請求項1記載のパターン形成
    方法。
  4. 【請求項4】 前記反応防止膜としてのシリコン酸化膜
    の厚さを5nm以下の範囲とすることを特徴とする請求
    項3記載のパターン形成方法。
  5. 【請求項5】 前記反射防止膜としてのシリコン酸窒化
    膜の厚さと反応防止膜としてのシリコン酸化膜の厚さと
    の合計が30nm以下の範囲となるようにそれぞれの膜
    を形成することを特徴とする請求項3記載のパターン形
    成方法。
  6. 【請求項6】 半導体基板上にアルミニウムを含む被加
    工膜を形成する工程と、 前記被加工膜上に定在波効果抑制のための反射防止膜お
    よび化学的に安定した反応防止膜をこの順で形成する工
    程と、 前記反応防止膜上に化学増幅型の感光性樹脂膜を形成し
    たのちに露光して前記感光性樹脂膜をパターニングする
    工程と、 前記パターニングされた感光性樹脂膜をマスクとして前
    記反応防止膜、反射防止膜および被加工膜をそれぞれこ
    の順でエッチングする工程とを含むことを特徴とする半
    導体装置の製造方法。
  7. 【請求項7】 前記反射防止膜としてシリコン酸窒化膜
    を形成すると共に前記反応防止膜として厚さが5nm以
    下であるシリコン酸化膜を形成し、かつシリコン酸窒化
    膜の厚さとシリコン酸化膜の厚さとの合計が30nm以
    下の範囲となるようにしたことを特徴とする請求項6記
    載の半導体装置の製造方法。
  8. 【請求項8】 半導体基板上に形成されたアルミニウム
    を含む配線層と、 この配線層上に形成された定在波効果抑制のためのシリ
    コン酸窒化膜と、 このシリコン酸窒化膜上に形成されたシリコン酸化膜と
    を備えたことを特徴とする半導体装置。
JP25896597A 1997-09-24 1997-09-24 パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置 Pending JPH1197442A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25896597A JPH1197442A (ja) 1997-09-24 1997-09-24 パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25896597A JPH1197442A (ja) 1997-09-24 1997-09-24 パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置

Publications (1)

Publication Number Publication Date
JPH1197442A true JPH1197442A (ja) 1999-04-09

Family

ID=17327487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25896597A Pending JPH1197442A (ja) 1997-09-24 1997-09-24 パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置

Country Status (1)

Country Link
JP (1) JPH1197442A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248669B1 (en) 1998-05-01 2001-06-19 Nec Corporation Method for manufacturing a semiconductor device
KR100463170B1 (ko) * 2002-05-21 2004-12-23 아남반도체 주식회사 반도체 소자의 반사방지막 형성방법
JP2005268454A (ja) * 2004-03-17 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
KR100541671B1 (ko) * 1999-06-23 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6992013B1 (en) 1999-06-21 2006-01-31 Semiconductor Leading Edge Technologies, Inc. Method of forming a fine pattern using a silicon-oxide-based film, semiconductor device with a silicon-oxide-based film and method of manufacture thereof
KR100872712B1 (ko) * 2006-08-29 2008-12-09 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법
JP2009514187A (ja) * 2003-06-24 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路デバイス内の相互接続構造体
JP2009141329A (ja) * 2007-10-23 2009-06-25 Applied Materials Inc 液浸リソグラフィーにおけるパターン崩壊を防止するためのプラズマ表面処理
JP5069109B2 (ja) * 2005-06-29 2012-11-07 スパンション エルエルシー 半導体装置およびその製造方法
JP2017034182A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111847372A (zh) * 2020-07-31 2020-10-30 上海华虹宏力半导体制造有限公司 红外mems桥梁柱结构及工艺方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248669B1 (en) 1998-05-01 2001-06-19 Nec Corporation Method for manufacturing a semiconductor device
US6992013B1 (en) 1999-06-21 2006-01-31 Semiconductor Leading Edge Technologies, Inc. Method of forming a fine pattern using a silicon-oxide-based film, semiconductor device with a silicon-oxide-based film and method of manufacture thereof
KR100541671B1 (ko) * 1999-06-23 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100463170B1 (ko) * 2002-05-21 2004-12-23 아남반도체 주식회사 반도체 소자의 반사방지막 형성방법
JP2009514187A (ja) * 2003-06-24 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路デバイス内の相互接続構造体
JP4763600B2 (ja) * 2003-06-24 2011-08-31 インターナショナル・ビジネス・マシーンズ・コーポレーション エッチング・パターンを形成する方法及びデュアル・ダマシン相互接続構造体を形成する方法
JP2005268454A (ja) * 2004-03-17 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
JP5069109B2 (ja) * 2005-06-29 2012-11-07 スパンション エルエルシー 半導体装置およびその製造方法
KR100872712B1 (ko) * 2006-08-29 2008-12-09 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법
JP2009141329A (ja) * 2007-10-23 2009-06-25 Applied Materials Inc 液浸リソグラフィーにおけるパターン崩壊を防止するためのプラズマ表面処理
JP2017034182A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111847372A (zh) * 2020-07-31 2020-10-30 上海华虹宏力半导体制造有限公司 红外mems桥梁柱结构及工艺方法

Similar Documents

Publication Publication Date Title
JP3320685B2 (ja) 微細パターン形成方法
JP4420592B2 (ja) 半導体素子の微細パターン形成方法
US8293460B2 (en) Double exposure patterning with carbonaceous hardmask
JP2004080033A (ja) シリコン酸化膜を利用した微細パターン形成方法
JP2006041486A (ja) 非結晶性炭素膜を犠牲ハードマスクとして用いる半導体素子の製造方法
KR100214173B1 (ko) 반도체 장치의 제조방법
JP2003282550A (ja) 半導体素子の製造方法
WO2022100070A1 (zh) 光刻胶的处理方法及自对准双图案化方法
JPH1197442A (ja) パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置
JPH08172039A (ja) 半導体装置の製造方法
US7396751B2 (en) Method for manufacturing semiconductor device
US6448179B2 (en) Method for fabricating semiconductor device
US7718530B2 (en) Method for manufacturing semiconductor device
JPH07130631A (ja) パターン形成方法及びそれを利用した半導体記憶装置の製造方法
US7566644B2 (en) Method for forming gate electrode of semiconductor device
KR100551071B1 (ko) 반도체소자 제조방법
US6090523A (en) Multi-resin material for an antireflection film to be formed on a workpiece disposed on a semiconductor substrate
KR101037485B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6709986B2 (en) Method for manufacturing semiconductor memory device by using photoresist pattern exposed with ArF laser beam
TW200928589A (en) Method for manufacturing a semiconductor device
KR100781876B1 (ko) 반도체 소자의 제조방법
JP3986927B2 (ja) 半導体装置の製造方法
KR100714284B1 (ko) 워드라인 스트래핑 구조를 갖는 반도체 메모리 소자의메탈라인 형성 방법
US20050148193A1 (en) Photolithographic method for forming a structure in a semiconductor substrate
JP3988873B2 (ja) 半導体装置の製造方法