JP2009514187A - 集積回路デバイス内の相互接続構造体 - Google Patents
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Abstract
【課題】 フォトレジスト汚染の問題に悩まされないデュアル・ダマシン構造体を形成する方法を提供すること。
【解決手段】 本発明は、集積回路デバイス内のデュアル・ダマシン相互接続構造体の製造に関する。具体的には、平坦化材料及び拡散障壁材料を用いて、低ｋの誘電体薄膜内にシングル又はデュアル・ダマシン構造体を形成するための方法が開示される。この方法の好ましいデュアル・ダマシンの実施形態において、最初に誘電体材料にビアを形成し、次にビア内及び誘電体材料上に平坦化材料を付着させ、平坦化材料上に障壁材料を付着させる。次に、リソグラフィにより像形成材料にトレンチが形成され、障壁材料を通して平坦化材料がエッチングされ、トレンチ・パターンが誘電体材料に転写される。これらのエッチング・ステップの過程の間及び該エッチング・ステップの過程に続いて、像形成材料、障壁材料及び平坦化材料が除去される。次に、結果として得られるデュアル・ダマシン構造を金属化することができる。この方法を用いる場合、層間誘電体材料によるフォトレジスト汚染の問題が軽減される。
【選択図】 図６
【解決手段】 本発明は、集積回路デバイス内のデュアル・ダマシン相互接続構造体の製造に関する。具体的には、平坦化材料及び拡散障壁材料を用いて、低ｋの誘電体薄膜内にシングル又はデュアル・ダマシン構造体を形成するための方法が開示される。この方法の好ましいデュアル・ダマシンの実施形態において、最初に誘電体材料にビアを形成し、次にビア内及び誘電体材料上に平坦化材料を付着させ、平坦化材料上に障壁材料を付着させる。次に、リソグラフィにより像形成材料にトレンチが形成され、障壁材料を通して平坦化材料がエッチングされ、トレンチ・パターンが誘電体材料に転写される。これらのエッチング・ステップの過程の間及び該エッチング・ステップの過程に続いて、像形成材料、障壁材料及び平坦化材料が除去される。次に、結果として得られるデュアル・ダマシン構造を金属化することができる。この方法を用いる場合、層間誘電体材料によるフォトレジスト汚染の問題が軽減される。
【選択図】 図６
Description
本発明は、一般に、集積回路デバイスの製造に関し、より具体的には、集積回路デバイス内のシングル・ダマシン又はデュアル・ダマシン相互接続構造体の製造に関する。
デュアル・ダマシン構造体を形成するための幾つかの基本的方法が開発されてきた。これらは、ビア・ファースト手法、ライン・ファースト手法、及び種々のハードマスク・スキームを含む。これらの方法の全てが問題をはらんでいる。
ビア・ファースト手法を用いる場合、誘電体層上にフォトレジスト層を用いることにより、ライン像形成層の「汚染」を生じることが多く、この汚染は、エッチングによりビアが完全に又は部分的に誘電体内に形成された後に生じる。これは、底部反射防止コーティングを用いてビアを一時的に充填し、ライン像形成層の平坦な表面を形成する場合にも、生じる。汚染の原因は明確には分からないが、絶縁体の透過性が有限であること、汚染が観察される場所にフォトレジストを適用する前に、下方の膜において並びにエッチング及び剥離のパターンにおいてＮ２及びＨ２処理ガスを使用することの結果として、絶縁体からアミン化合物が吸収及び／又は生成され、かつ、遊離されるためであると考えられる。ケイ酸塩ガラスの誘電体層に比べて、誘電体層が化学気相付着法（ＣＶＤ）を用いて適用される低ｋ絶縁体であるときに、汚染の問題が一層悪化するように見える。これは、低ｋの絶縁体の透過性が増大すること、幾つかの付着法においてＮ２Ｏをキャリアガスとして使用すること、及びリソグラフィ・パターンの前に剥離を行うために、Ｎ２及びＨ２のような還元性化学剤を共用することの結果であると考えられる。
汚染の問題を解決するための試みは不十分なものであった。一つの試みは、汚染にあまり敏感でないレジスト材料を用いることである。しかしながら、そうしたレジスト材料は、像形成の解像度を損ない、リソグラフィ処理ウインドウを減少させる。別の試みは、汚染の発生が減少するように誘電体材料を変成することである。例えば、Ｇｒｉｌｌ他への特許文献１においては、低ｋのＳｉＣＯＨ膜を作るために、シロキサン・ベースの前駆体及びＨｅガスを用いることによって、酸化キャリアガスとしてＮ２Ｏを使用することを回避し、これにより付着されたままの膜内の窒素源が排除される。このことは、ブランケットＳｉＣＯＨ膜上への最初のフォトレジスト材料の汚染を防止できるが、パターンがＳｉＣＯＨ膜内にエッチングされ、レジストが剥離された後、アミンが依然として生成され、アミンは、デュアル・ダマシン相互接続部に必要とする次のフォトレジスト・パターン形成ステップを害する可能性がある。別の例においては、Ｒｕｔｔｅｒ，Ｊｒ．他による公開された特許文献２が、低ｋの材料を酸性化合物で前処理することによって、フォトレジストの汚染をなくす方法を記載している。しかしながら、こうした修正が、絶縁材の誘電率及び他の特性に悪影響を与えることがある。また、下にあるＣｕレベル上の誘電体障壁キャップのような、下にある特定の誘電体材料は、窒素及び水素を含むことが好ましいが、容易に修正することはできない汚染源となることがある。窒素を除去すると障壁特性が損なわれ、水素を除去すると誘電率が許容できないレベルまで上がることになる。
ビア・ファーストのデュアル・ダマシン手法におけるライン・レジスト汚染に対する解決法の一例が、非特許文献１に開示されている。これらの実際的な解決法は、レジスト自体の修正、研磨停止及びエッチング停止（Ｃｕ障壁キャップ）層を無窒素膜に限定すること、並びに、エッチング及び誘電体付着の化学剤において窒素を使用しないことを必要とした。平坦化層と像形成層との間にスピン・オン・ガラス（ＳＯＧ）層を付加したときでさえ、依然として、このＳＯＧ層を通して汚染が生じた。
部分的にうまくいった別の手法は、ビアのエッチング後に障壁材料を付着させるというものである。この手法においては、ビアは、ＴＥＯＳ又はシランＳｉＯ２のような障壁材料の非常に薄い層で裏打ちされ、これにより汚染源が封じ込められる。このライナ材料は、優れた等角性を持つものでなければならない。高アスペクト比のビア内に材料を付着させることは難しいので、この手法を将来の技術に拡張することはできない。このライナの薄い領域内の欠陥が、有害ガスの通過を可能にし、統計上の発生率が低いものであったとしても、許容できないレベルの欠陥パターンをライン像形成層内に引き起こす可能性がある。
首尾よく汚染をなくすことができる別の手法は、ＳｉＯ２、Ｓｉ３Ｎ４のような多層のハードマスク膜及びＴａＮのような金属窒化物を適用するというものである。この概念は、最初にＧｒｉｌｌ他の特許文献３に記載され、ＳｉＬＫ（登録商標）の低ｋのポリアリレン・エーテル誘電体をパターン形成するために、Ｒ．Ｄ．Ｇｏｌｄｂｌａｔｔ他（非特許文献２）によって成功裡に使用された。（ＳｉＬＫ（登録商標）は、Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ社の登録商標である。）ＲＩＥは、高い選択性を持つ誘電体をハードマスク材料にエッチングする必要があるので、これらの方法は、より複雑であり、ＲＩＥ製造のためには困難なものになる。このことは、ＲＩＥが機能できる条件を制約し、よって、誘電体膜において所望のパターン形成の制御を達成する能力を損なうことがある。ＳｉＬＫ（登録商標）のようなシリコンを含まない有機ポリマーの場合には、その達成は困難ではなく、好ましい手法である。しかしながら、ＳｉＣＯＨのようなシリコンを含む誘電体材料の場合には、金属窒化物を含む何らかの通常のハードマスク材料に対して、高度のエッチング選択性を得ることは困難である。従来のＲＩＥ化学剤を修正するか、或いはＳｉＣＯＨパターンの完全性が失われる箇所までハードマスク層を厚くすることが必要になる。
ライン・ファースト手法では、特に寸法が小さい場合、ラインの内側にビアをプリントするのに難儀する。この困難の理由は、ビア像形成層は、異なるパターン密度で様々なライン・トレンチ・パターンの上で平坦化させなければならず、種々の構造体において、この像形成層厚にばらつきが生じるからである。全てのライン・パターン状況において全てのビアを同時に像形成できる光リソグラフィ線量及び合焦プロセス・ウィンドウを定めることは、困難であるか又は不可能である。さらにビア・サイズが小さくなるにつれて、ライン構造体内に充填され、該ライン構造体上で平坦にされる余分な厚さのレジストを通して、ビア像を露光し、現像することが一層困難になる。さらに、既にエッチングされたライン・トレンチが、低ｋ誘電体をビア像形成層に露光させ、存在する場合には、アミンが漏れて、この像形成層の汚染を生じる可能性があるので、この手法を用いる場合もレジストの汚染が引き続き問題になる。
フォトレジストの汚染は、業界において公知の問題である。汚染を防止するものの、その付着中に平坦化材料を損傷しない障壁層を生成する、他の当業者の試みは不首尾に終った。したがって、一部の当業者はビア・ファースト法をあきらめ、一般的には、汚染を回避するためにハードマスク法を用いている。例えば、Ａｎｇｅｌｏｐｏｕｌｏｓ他による特許文献４及びＡｎｇｅｌｏｐｏｕｌｏｓ他による公開された特許文献５（これらの開示は、引用によりここに組み入れられる）に記載されている方法は、多機能層、すなわち平坦化層、アーク層、及びハードマスク層として気相付着された層（Ｒ：Ｃ：Ｈ：Ｘ）を用いている。気相付着された膜（Ｒ：Ｃ：Ｈ：Ｘ）は、レジストと両立性があり、従って汚染を生じさせないと言われている。気相付着された層（Ｒ：Ｃ：Ｈ：Ｘ）は、デバイス上で恒久的な膜となり、このことは、この層を現状技術のデバイスに用いる場合には、該層も低ｋ材料でなければならないという付加的な要件が必要となる。これらの要件の全てを満たす材料を見つけることは、一層困難であると考えられる。パターン形成された低ｋ誘電体と両立性がある、この材料のための周知の剥離プロセスは、現在のところ存在しない。これらの要件の全てを満たす膜を選択する際には、注意が必要である。例えば、膜の正確な性質によって、一部のＲ：Ｃ：Ｈ：Ｘ膜は汚染を防止するが、他のものは防止しないことが発見された。
一般に、レジスト汚染の現象を回避することは、特に低ｋ絶縁体のための多層のダマシン統合における他の要素に、前世代技術では問題とならなかった重大な制約を加えた。これらの制約は望ましいものではなく、不利益になる。非特許文献１の論文に記載されるように、Ｃｕ障壁キャップ、層間の誘電体材料自体、使用されるエッチング及び剥離の化学剤、層間誘電体層を覆うキャップに対する必要性、及びレジスト像形成層の材料自体の選択について汚染をもたらさない選択には制限が加えられる。これら要素における選択を制限せず、さらに汚染を明確に防止する方法で、像形成層をこれらの他の統合要素から切り離すことが望ましい。
したがって、フォトレジスト汚染の問題に悩まされないデュアル・ダマシン構造体を形成する方法に対する当該技術分野における必要性が残っている。
上述の問題が、本発明の方法によって解決される。一般に、本発明は、半導体基板上にエッチング・パターンを形成する方法を含む。この方法は、基板上に薄膜を付着させるステップと、該薄膜上に平坦化材料の層を付着させるステップと、該平坦化材料層の上に障壁材料の層を付着させるステップと、該障壁材料層の上に少なくとも１つの像形成材料の層を付着させるステップと、像形成材料層、障壁材料層及び平坦化材料層に少なくとも１つの第１のパターン形状を形成するステップと、平坦化材料に第１のパターン形状を形成した後又は該平坦化材料に該第１のパターン形状を形成すると同時に、像形成材料を除去するステップと、第１のパターン形状を薄膜に転写するステップと、第１のパターン形状を薄膜に転写した後又は該第１のパターン形状を該薄膜に転写すると同時に、障壁層を除去するステップと、平坦化材料を除去するステップとを含む。薄膜は、好ましくは誘電体材料であり、より好ましくは低ｋの誘電体材料である。平坦化材料は、ポリ（４−ヒドロキシスチレン）、９−アントラセニルメチル化ポリ（ヒドロキシスチレン）、テトラヒドロ−１，３，４，６−テトラキス（メトキシメチル）−イミダゾ［４，５−ｄ］イミダゾール−２，５−（１Ｈ，３Ｈ）−ジオン、及びｐ−ニトロベンジル・トシラート（ｐＮＢＴ）を含む、ポリ（ヒドロキシスチレン）ベースの系であることが好ましい。障壁材料は、好ましくは、約１００℃から約２２５℃まで、より好ましくは約１５０℃の温度で、プラズマ化学気相付着法によって付着される二酸化シリコンである。方法はさらに、像形成材料を付着する前に障壁材料上に反射防止コーティングの層を付着させるステップと、平坦化材料に第１のパターン形状を形成した後又は該平坦化材料に該第１のパターン形状を形成すると同時に、反射防止コーティングを除去するステップとを含むことができる。方法はまた、像形成材料、障壁材料及び平坦化材料を除去した後、銅のような導電性材料でパターン形状を充填するステップをさらに含むことができる。
好ましい実施形態において、本発明は、少なくとも１つのパターン形成された導体を含んだ半導体基板上にデュアル・ダマシン相互接続構造体を形成するためのビア・ファースト方法を含む。この方法は、基板上に誘電体材料を付着させるステップと、誘電体材料に少なくとも１つのビアを、該少なくとも１つのビアがパターン形成された導体の上に位置させられるように形成するステップと、誘電体材料上及びビア内に平坦化材料の層を付着させるステップと、平坦化材料層上に障壁材料の層を付着させるステップと、障壁材料層上に少なくとも１つの像形成材料層を付着させるステップと、像形成材料層、障壁材料層及び平坦化材料層に少なくとも１つのトレンチを、該少なくとも１つのトレンチがビアの上に位置させられるように形成するステップと、平坦化材料にトレンチを形成した後又は該平坦化材料に該トレンチを形成すると同時に、像形成材料を除去するステップと、少なくとも１つのトレンチを誘電体材料に転写し、該少なくとも１つのトレンチがビアの上に位置させられるようにするステップと、誘電体材料に少なくとも１つのトレンチを転写した後又は該誘電体材料に少なくとも１つのトレンチを転写すると同時に、障壁材料を除去するステップと、平坦化材料を除去するステップとを含む。
１つの代替的な実施形態においては、本発明は、少なくとも１つのパターン形成された導体を含む半導体基板上にデュアル・ダマシン相互接続構造体を形成するためのライン・ファースト方法を含む。この方法は、基板上に誘電体材料を付着させるステップと、誘電体材料に少なくとも１つのトレンチを、該少なくとも１つのトレンチがパターン形成された導体の上に位置させられるように形成するステップと、誘電体材料上及びトレンチ内に平坦化材料の層を付着させるステップと、平坦化材料層上に障壁材料の層を付着させるステップと、障壁材料層上に少なくとも１つの像形成材料の層を付着させるステップと、像形成材料層、障壁材料層及び平坦化材料層に少なくとも１つのビアを、該少なくとも１つのビアがトレンチ及びパターン形成された導体の上に位置させられるように形成するステップと、平坦化材料にビアを形成した後又は該平坦化材料に該ビアを形成すると同時に、像形成材料を除去するステップと、少なくとも１つのビアを誘電体材料に転写し、該少なくとも１つのビアがトレンチ及びパターン形成された導体の上に位置させられるようにするステップと、少なくとも１つのビアを誘電体材料に転写した後又は該少なくとも１つのビアを誘電体材料に転写すると同時に、障壁材料を除去するステップと、平坦化材料を除去するステップとを含む。
このように、パターン形成されたウェハ上に平坦化膜を付着させ、次に平坦化膜の上部に障壁層、好ましくは低温酸化物（ＬＴＯ）膜を付着させることによって、上述の汚染の問題は解決される。従来のリソグラフィによるパターン形成が、ＬＴＯ膜の上部で行われる。本発明は、ウェハを平坦化すること、及び、下にある平坦化膜に損傷を与えずに、依然として汚染に対する拡散障壁として働く有効な膜を生成するＬＴＯ付着条件を用いることによって利点を達成する。
本発明は、平坦化層と、その後のフォトレジスト汚染を防止する障壁層との組合せを用いることに基づいている。平坦化層の使用により、深いアスペクト比のトレンチのようなエッチング・パターンを充填することが回避される。好ましい平坦化層は、デュアル・ダマシンのパターン形成中にビアを充填するために従来用いられる多くの典型的なレジスト又はアーク材料に比べて、優れた平坦化性能及び優れた熱安定性を有する。これらは、改善された微細なパターンの製造能力、及び良好な障壁特性を達成するのに適した温度でＬＴＯ膜を付着させる能力をもたらす。平坦化層の上に付着される障壁層は化学的に安定し、機械的に堅固で、相対的に欠陥のないものでなければならず、平坦化層を損傷してはならず、フォトレジスト汚染に対する障壁として働くものでなければならない。
ここで、本発明の好ましい実施形態が、単なる例として、添付の図面を参照して説明される。
図においては、本発明の実施形態をより明確に説明し、示すように、構造体の種々の態様が図示され、簡略化された方法で概略的に表された。例えば、図は、縮尺通りであることが意図されていない。さらに、構造体の種々の態様の幾つかの縦方向断面は、矩形の形状として示されている。しかしながら、当業者であれば、実際の構造体を用いる場合、これらの態様が、よりテーパー状の形態を有する可能性が高いことを理解するであろう。さらに、本発明は、いずれかの特定の形状構成に制限されるものではない。
本発明の方法の好ましい実施形態が、ビア・ファーストのデュアル・ダマシン手法における本発明の使用法を示す図１乃至図６に示されている。図１において、この方法の開始点は、パターン形成された導体１０が内部に埋め込まれた半導体基板１１である。導体１０は、任意の適切な導電性材料で形成できるが、銅で形成されることが好ましい。キャップ層１２及び層間誘電体（ＩＬＤ）１３が、基板１１及び導体１０上に付着される。キャップ層１２は、例えば、ＳｉＮＸ又はＳｉＣＨＮで形成することができる。ＩＬＤ１３は任意の適切な導電性材料で形成できるが、好ましくは低ｋ材料、すなわち誘電率が３．９より小さい、より好ましくは約３．２より小さい材料で形成される。低ｋのＩＬＤ１３は、例えば、プラズマ化学気相付着法（ＰＥＣＶＤ）によって付着されたＳｉＯＦ（フッ化ケイ酸塩ガラス、ＦＧＳ、Ｆ−ＴＥＯＳ等）、ＳｉＣＯＨ（有機ケイ酸塩ガラス、ＯＳＧ、炭素をドープした酸化物、ＣＤＯ等）、或いは、他の任意の適切な無機又は有機の低−ｋ誘電体材料で形成することができる。任意のキャップ１４を低ｋ材料１３の上に付加することができ、シラン又はＴＥＯＳ酸化物、或いはＳｉＣ（Ｎ，Ｈ）の低ｋの炭化ケイ素でキャップ１４を形成することができる。リソグラフィ及び反応性イオン・エッチング（ＲＩＥ）／剥離のような従来のパターン形成技術を用いて、ビア１５がパターン形成される。低ｋの膜１３が依然としてアミンを含有していないため、又はキャップ１４が適切な障壁として働くために、通常、ビア１５のパターン形成中には、汚染が生じない。
次に、平坦化層１６が適用される。平坦化層１６は、空隙を有さないようにビア１５を充填し、ラインのＲＩＥに対して良好な抵抗を与えなければならない。平坦化層１６はまた、ライン・パターンを定めるために、ＲＩＥ後に十分な厚さになるように十分に厚いものにしなくてはならない。さらに、この材料の平坦化性能は、異なるビア・パターン密度の領域にわたる表面トポロジーの偏差を制限するのに十分なものにしなければならず、さもなければ、焦点深度の制限のために、次の高解像度のリソグラフィ性能が損なわれることがある。平坦化層１６の厚さは、ビアの高さの関数として表すことができる。具体的には、ビア高の約半分からビア高の２倍までの範囲の厚さが好ましい。好ましい実施形態においては、平坦化層１６は、約１４０ｎｍのビア・サイズ及び約６００ｎｍのビア高に対して、約２００ｎｍから約７００ｎｍまでの範囲の厚さを有する。特に好ましい実施形態においては、平坦化層１６は、約４５０ｎｍの厚さを有し、そこでは、厚さがビア高の約０．７５倍である。
平坦化材料１６は、特許文献６において下層のために用いられるような材料であることが好ましく、この特許の開示が、引用によりここに組み込まれる。具体的には、平坦化材料は、２つのＰＨＳポリマー、架橋剤、及び熱的酸生成剤（ＴＡＧ）配合物である、ポリ（ヒドロキシスチレン）（ＰＨＳ）ベースの系であることが好ましい。好ましいＰＨＳポリマーは、ポリ（４−ヒドロキシスチレン）及び９−アントラセニルメチル化ＰＨＳである。好ましい架橋剤は、「Ｐｏｗｄｅｒｌｉｎｋ」としても知られている、テトラヒドロ−１，３，４，６−テトラキス（メトキシメチル）−イミダゾ［４，５−ｄ］イミダゾール−２，５−（１Ｈ，３Ｈ）−ジオンである。好ましいＴＡＧは、ｐ−ニトロベンジルトシラート（ｐＮＢＴ）である。２つのＰＨＳポリマーのポリ（４−ヒドロキシスチレン）及び９−アントラセニルメチル化ＰＨＳの比は、この系において３：７であることが好ましいが、所望の光学特性を与えるために、０：１０から１０：０までの範囲で調整することができる。この系はまた、約１０ｗｔ％（全ポリマー重量に基づく）の架橋剤及び約５ｗｔ％（全ポリマー重量に基づく）のＴＡＧを含む。
平坦化材料１６として用い得る他の材料は、ＢＡＲＬ材料のようなポリアリルスルフォン、ポリヒドロキシスチレンと、架橋剤及び酸触媒（熱的酸生成剤）を含有するアントラセンメタノールと反応したポリヒドロキシスチレンのコポリマーを例とする、ポリヒドロキシスチレン・ベースの誘導体、ポリイミド、ポリエーテル、特にポリアリレン・エーテル、ポリアリレンスルフィド、ポリカーボネート、エポキシ、エポキシアクリレート、ポリフェニレンのようなポリアリレン、ポリフェニレンビニレンのようなポリアリレンビニレン、ポリビニルカルバゾール、環状オレフィン、及びポリエステルを含む。
好ましいＰＨＳベースの平坦化材料は、好ましくは約２００℃から約２５０℃まで、より好ましくは約２２５℃の温度でベーキングされる。
次に、拡散障壁層１７が付着される。好ましい実施形態においては、障壁層１７は、付着源としてシラン及び一酸化二窒素を用いて、約１００℃から約２２５℃まで、より好ましくは約１５０℃の温度で、プラズマ化学気相付着法（ＰＥＣＶＤ）によって付着された低温の酸化シリコン（ＬＴＯ）である。（Ｎ２Ｏを用いることができるが、後の像形成層の汚染をもたらさないことが見出された。）代替的に、テトラエチルオルトシリケート（ＴＥＯＳ）及び酸素ガスを用いることもできる。有効な拡散障壁として働くために、障壁層１７の厚さは、約５０ｎｍから１００ｎｍまでの間であることが好ましい。
ＰＥＣＶＤによって付着されたＬＴＯが好ましいが、平坦化層の損傷を回避するようにその付着温度及び応力が適度に低い限り、拡散障壁層１７のために他の材料を使用することもできる。例えば、拡散障壁層１７のために、物理的気相付着法（スパッタリング又は蒸発）或いは化学気相付着法によって付着された金属又は誘電体を使用することができる。適切な材料は、シリコン、窒化シリコン、炭化シリコン、窒化チタン、及び窒化タンタルを含む。層１７のための材料は、障壁として機能するのに十分密なものにすべきであり、層１７は、リソグラフィの位置合わせのために光透過性となるように十分に薄くすべきである（例えば、金属の場合）。拡散障壁層は、フォトレジスト内に拡散し、酸触媒反応を防止するアルカリ性不純物のような、下にある絶縁体からフォトレジスト材料内への不純物の拡散を有効に阻止する任意の材料で形成することができる。アミンのようなアルカリ性不純物がレジスト内に拡散して酸触媒反応を妨げること、そしてＬＴＯ層がこれらアミンに対する障壁として働くことが考えられる。
次に、図１に示されるように、フォトレジスト即ち像形成層１９が付着、露光、及び現像され、これによりトレンチ２０が形成される。像形成層１９を付着させる前に、反射防止コーティング（ＡＲＣ）層１８を付着させることができる。パターン形成されたフォトレジスト１９をマスクとして用い、図２に示されるようにＡＲＣ１８及び障壁層１７がエッチングされ、トレンチ開口部２１がもたらされる。次に、図３に示されるように、平坦化膜１６がエッチングされ、これによりトレンチ開口部２２が形成される。平坦化層１６がエッチングされる間、一般に、層１９、１８及び１６が、多くのエッチング化学剤において同様の速度でエッチングされる有機層であるので、同時に行うエッチングによって、像形成層１９及びＡＲＣ層１８を除去することができる。ＬＴＯ層１７は、平坦化層１６のエッチングのためのマスクとして働く。その結果が、図３に示される。好ましい実施形態においては、窒素と水素の混合物を用いて、ＰＨＳベースの平坦化層１６、像形成層１９、及びＡＲＣ層１８を同時にエッチングすることができる。
図４において、ＲＩＥ化学剤を用いてＩＬＤ１３をエッチングし、これによりトレンチ２３が形成される。ＩＬＤ１３がＳｉＣＯＨであるとき、好ましいＲＩＥ化学剤は、Ａｒ／Ｏ２／ＣＦ４／ＣＨＦ３、及び／又は、ＣＨ３Ｆ、ＣＨ２Ｆ２、Ｃ２Ｆ６、Ｃ４Ｆ８、及びＣ５Ｆ８のような他の任意のフッ化炭素である。このＲＩＥステップ中に、障壁層１７が完全に除去され、平坦化層１６が、フィールド内及びビア内に残る。図５において、平坦化層１６が選択的に剥離され、キャップ層１２がビア１５の底部から除去される。平坦化膜１６が上述の好ましいＰＨＳベース系であるとき、例えば、Ｎ２／Ｈ２／Ｏ２の化学剤又はＯ２／ＣＯの化学剤、或いはＨ２の化学剤を用いて、平坦化膜１６を剥離することができる。例えば、Ａｒ／ＣＦ４／Ｏ２の化学剤、又はＡｒ／ＣＦ４／ＣＨＦ３／Ｏ２の化学剤を用いて、キャップ層１２を除去することができる。
最後に、図６は、デュアル・ダマシンのビア／トレンチ・パターンのメタライゼーションを示し、これによりライン２５及びビア２６が形成される。例えば、物理的気相付着法（ＰＶＤ）によって薄い超硬合金ライナ及びＣｕシード層を付着させるステップと、電気めっきされたＣｕで余分に充填するステップと、次いで、化学的機械的研磨（ＣＭＰ）により余分なＣｕ及びライナを平坦化し、除去するステップとによって、メタライゼーションを行うことができる。ＣＭＰステップの際に、キャップ層１４を除去することができる。幾つかの実施形態においては、層１４が完全には除去されず、元の厚さより薄くされる。好ましい実施形態においては、層１４が、ＣＭＰによって完全に除去される。
実施例：ここに説明される方法は、上述の好ましいＰＨＳベースの系を平坦化層１６として用い、かつＬＴＯを障壁層１７として用いて、９０ｎｍ基本原則の集積回路チップの製造において成功裡に用いられた。下にあるＣｕ導体１０の上のキャップ層１２はＳｉＣＮＨであり、この層からのアミン形成を防止するように、後処理も被覆層も用いられなかった。幾つかのチップは、剥離後の洗浄ステップがない状態で、Ｎ２及びＨ２を含むビア・レジスト剥離エッチング化学剤を用いて製造された。この方法は、次の平坦化層の２２５℃のベーク後にアミンを形成する傾向がある。レジスト汚染が存在しないことが、光学的及びＳＥＭ検査及び電気的試験データを通して検証された。孤立したビア、及びビア・チェーン・アレイの試験構造体のコーナー部のように、チップ上の特定の構造体が、特にレジスト汚染に敏感であることが知られている。全ての試験構造体が、如何なるレジスト汚染の影響も全く受けていないことが示された。
本発明の方法を用いて、フォトレジスト汚染が排除されるが、特定の添加剤又は手続きを用いずに、さらに従来のリソグラフィのフォトレジストを用いることもできる。ウェハが完全に平坦化されるので、この方法は、広いリソグラフィ・プロセス・ウィンドウを可能にする。換言すれば、トラフの内部にビアをプリントする必要はなく、ハードマスクによって形成された段の上にプリントする必要がない。さらに、この方法は、従来のＲＩＥガスを使用する。金属のハードマスクが含まれないので、この方法は、一般に半導体の製造に用いられる既存のバックエンド・オブ・ライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ：ＢＥＯＬ）ＲＩＥプロセスと両立性があり、金属のハードマスクに関連したＲＩＥ製造技術を新たに学ぶ必要がない。Ｃｕ障壁キャップ及び層間誘電体自体を含む、下にある誘電体層の窒素含有量についての制約もない。トレンチのエッチングに影響を与えることなくビアのエッチングを調整できるので、ビア・ファースト法は、多重ハードマスク法に比べると、本質的にＲＩＥがより簡単である。最も重要なことに、多孔率を増大し物理的ライン幅を減少して新しい材料が導入されるので、本方法は、将来の技術に拡張可能である。
上述の好ましい実施形態において、本発明の方法は、ビア・ファーストのデュアル・ダマシン手法に即して示されている。しかしながら、この方法は、ライン・ファーストのデュアル・ダマシン手法のような他のダマシン技術にも等しく適用することができる。
本発明は、特定の好ましい実施形態及び他の代替的な実施形態と共に具体的に説明されているが、前記の説明に照らして、当業者には、多数の代替、修正、及び変形が明らかであることは明白である。したがって、添付の特許請求の範囲は、本発明の真の範囲内に含まれるものとして、こうした代替、修正、及び変形の全てを含むことが意図されている。
Claims (19)
- 半導体基板上にエッチング・パターンを形成する方法であって、基板上に薄膜を付着させるステップと、前記薄膜上に平坦化材料の層を付着させるステップと、前記平坦化材料層上に障壁材料の層を付着させるステップと、前記障壁材料層上に少なくとも１つの像形成材料の層を付着させるステップと、前記像形成材料層、前記障壁材料層及び前記平坦化材料層に少なくとも１つの第１のパターン形状を形成するステップと、前記平坦化材料に前記第１のパターン形状を形成した後又は該平坦化材料に該第１のパターン形状を形成すると同時に、前記像形成材料を除去するステップと、前記第１のパターン形状を前記薄膜に転写するステップと、前記第１のパターン形状を前記薄膜に転写した後又は該第１のパターン形状を該薄膜に転写すると同時に、前記障壁層を除去するステップと、前記平坦化材料を除去するステップとを含むことを特徴とする方法。
- 少なくとも１つのパターン形成された導体を含む半導体基板上にデュアル・ダマシン相互接続構造体を形成する方法であって、前記基板上に誘電体材料を付着させるステップと、前記誘電体材料に少なくとも１つのビアを、前記少なくとも１つのビアが前記パターン化された導体の上に位置させられるように形成するステップと、前記誘電体材料上及び前記ビア内に平坦化材料の層を付着させるステップと、前記平坦化材料層上に障壁材料の層を付着させるステップと、前記障壁材料層上に少なくとも１つの像形成材料の層を付着させるステップと、前記像形成材料層、前記障壁材料層及び前記平坦化材料層に少なくとも１つのトレンチを、前記少なくとも１つのトレンチが前記ビアの上に位置させられるように形成するステップと、前記平坦化材料に前記トレンチを形成した後又は該平坦化材料に該トレンチを形成すると同時に、前記像形成材料を除去するステップと、前記少なくとも１つのトレンチを前記誘電体材料に転写し、該少なくとも１つのトレンチが前記ビアの上に位置させられるようにするステップと、前記少なくとも１つのトレンチを前記誘電体材料に転写した後又は該少なくとも１つのトレンチを該誘電体材料に転写すると同時に、前記障壁材料を除去するステップと、前記平坦化材料を除去するステップとを含むことを特徴とする方法。
- 少なくとも１つのパターン形成された導体を含む半導体基板上にデュアル・ダマシン相互接続構造体を形成する方法であって、前記基板上に誘電体材料を付着させるステップと、前記誘電体材料に少なくとも１つのトレンチを、前記少なくとも１つのトレンチが前記パターン化された導体の上に位置させられるように形成するステップと、前記誘電体材料上及び前記トレンチ内に平坦化材料の層を付着させるステップと、前記平坦化材料層上に障壁材料の層を付着させるステップと、前記障壁材料層上に少なくとも１つの像形成材料の層を付着させるステップと、前記像形成材料層、前記障壁材料層及び前記平坦化材料層に少なくとも１つのビアを、前記少なくとも１つビアが前記トレンチの上に位置させられるように形成するステップと、前記平坦化材料に前記ビアを形成した後又は該平坦化材料内に該ビアを形成すると同時に、前記像形成材料を除去するステップと、前記少なくとも１つのビアを前記誘電体材料に転写し、該少なくとも１つのビアが前記トレンチ及び前記パターン形成された導体の上に位置させられるようにするステップと、前記少なくとも１つのビアを前記誘電体材料に転写した後又は該少なくとも１つのビアを該誘電体材料に転写すると同時に、前記障壁材料を除去するステップと、前記平坦化材料を除去するステップとを含むことを特徴とする方法。
- 前記平坦化材料層を付着させる前に、前記薄膜内に少なくとも１つの第２のパターン形状を形成し、前記平坦化材料で前記第２のパターン形状を充填する、請求項１に記載の方法。
- 前記薄膜が誘電体材料である、請求項１に記載の方法。
- 前記誘電体材料が低ｋの誘電体材料である、請求項２、請求項３又は請求項５に記載の方法。
- 低ｋの誘電体材料が３．９より小さい誘電率を有する、請求項６に記載の方法。
- 低ｋの誘電体材料が約３．２より小さい誘電率を有する、請求項６に記載の方法。
- 前記平坦化材料が、ポリ（４−ヒドロキシスチレン）、９−アントラセニルメチル化ポリ（ヒドロキシスチレン）、テトラヒドロ−１，３，４，６−テトラキス（メトキシメチル）−イミダゾ［４，５−ｄ］イミダゾール−２，５−（１Ｈ，３Ｈ）−ジオン、及びｐ−ニトロベンジル・トシラート（ｐＮＢＴ）を含むポリ（ヒドロキシスチレン）ベースの系である、請求項１から請求項８までのいずれか１項に記載の方法。
- 前記平坦化材料が、ポリアリルスルフォン、ポリヒドロキシスチレン・ベースの誘導体、ポリイミド、ポリエーテル、ポリアリレンスルフィド、ポリカーボネート、エポキシ、エポキシアクリレート、ポリアリレン、ポリアリレンビニレン、ポリビニルカルバゾール、環状オレフィン、及びポリエステルからなる群から選択される、請求項１から請求項９までのいずれか１項に記載の方法。
- 前記障壁材料が、約１００℃から約２２５℃までの温度でプラズマ化学気相付着法によって付着される二酸化シリコンを含む、請求項１から請求項１０までのいずれか１項に記載の方法。
- 前記障壁材料が、約１５０℃の温度でプラズマ化学気相付着法によって付着される、請求項１１に記載の方法。
- 前記障壁材料は、シリコン、窒化シリコン、炭化シリコン、窒化チタン、及び窒化タンタルからなる群から選択される材料を含む、請求項１から請求項１２までのいずれか１項に記載の方法。
- 前記像形成材料層を付着させる前に、前記障壁材料上に反射防止コーティングの層を付着させるステップと、前記平坦化材料に前記トレンチ又はビアを形成した後又は該平坦化材料に該トレンチ又はビアを形成すると同時に、前記反射防止コーティングを除去するステップとをさらに含む、請求項２又は請求項３に記載の方法。
- 前記像形成材料、前記障壁材料、及び前記平坦化材料を除去した後、前記第１のパターン形状を導電性材料で充填するステップをさらに含む、請求項２又は請求項３に記載の方法。
- 前記導電性材料が銅を含む、請求項１５に記載の方法。
- 前記低ｋの誘電体材料が、化学気相付着法によって付着されるＳｉＣＯＨである、請求項６に記載の方法。
- 前記平坦化材料を付着させた後、約２００℃から約２５０℃までの温度で該平坦化材料をベーキングするステップをさらに含む、請求項９に記載の方法。
- 前記平坦化材料を付着させた後、約２２５℃の温度で該平坦化材料をベーキングするステップをさらに含む、請求項９に記載の方法。
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