KR100214173B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

광반사면상에 복소 굴절율의 허수부의 절대치차 0.2이하인 투명막을 형성하고, 상기 투명막의 표면상에 복소굴절율의 허수부의 절대치가 0.3이상인 반반사막을 형성하며, 상기 반반사막의 표면상에 포토레지스트막을 도포하고 소정의 영역을 노광하여 상기 포토레지스트막을 패터닝하는 단계로 구성되는 반도체장치의 제조방법에 있어서, 상기 반반사막과 상기 투명막의 두께가 정재파 강도I_sw=Iδ/I_ave를 0.2이하로 설정하도록 선택하고, 상기 I_ave가 상기 포토레지스트막의 광강도의 평균치이고, 상기 정재파가 상기 포토레지스트막의 광강도의 평균치이고, 상기 정재파가 상기 포토레지스트막에의 입사광과 상기 반반사막, 상기 투명막 및 상기 광반사면에서의 반사광의 중첩으로 발생되며, Iδ가 광강도변화의 진폭이다. 미세패턴은 고반사성 기판상에 작은 치수변화와 고정도로 형성될 수가 있다.

Description

반도체 장치의 제조방법

제1도는 레지스트 막내의 광의강도를 설명하기 위한 기판의 단면도.

제2도는 레지스트 막에서의 정재파(standing wave)의 강도를 나타낸 그래프도.

제3도는 레지스트 막에서의 정재파의 강도를 나타낸 다른 그래프도.

제4a도는 및 제4b도는 기판상에 형성된 레지스트 패턴의 표면을 SEM사진에 의해 스케치한 평면도.

제5도는 a-C : H막의 에칭속도를 나타낸 그래프도.

제6a도 내지 제6g도는 종래의 MOSFET의 제조 방법을 설명하기 위한 기판의 단면도.

제7a도 내지 제7f도는 본 발명의 실시예에 의한 MOSFET의 제조방법을 설명하기 위한 기판의 단면도.

본 발명은 포토레지스트막의 노광용 광빔이 기판 표면에 반사되는 것을 방지하는 반반사(anti-reflection)막을 사용하여 고 반사성 기판상에 미세 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.

포토레지스트 노광용의 광빔이 기판 표면에 크게 반사되는 경우, 노광될 필요없는 포토레지스트의 영역이 노광되는 경우가 있을 수도 있다. 이러한 반사를 억제할 수 없는 경우에는, 현상후에 레지스트 패턴을 부분적으로 얇게 할 수도 있다. 미세 패턴을 고정도(high precision)로 형성하기 위하여는, 기판 표면에 반사광을 억제할 필요가 있다.

포토레지스트막 아래에 반반사막을 형성하는 리소그래피(lithography)기술이 연구되어 왔다. 노광 범위내의 파장을 갖는 광을 흡수하는 물질로는 일반적으로 반반사막의 재료로서 선택된다.

비정질 탄소(a-c)막은 그 광학성질의 견지에서 노광의 반반사막으로서 사용될 수가 있다. a-c막은 그 주성분으로서 긴 범위의 배열없이 탄소 결정구조와 거의 같고 유기 물질과 같은 구조를 포함하는 탄소를 갖는 막이다. a-C : H막 은 댕글링본드(dangling bond)가 수소원자로 종결되는 비정절 탄소이다. 달리 특정되지 않는 비정질 탄소도 어떠한 수소원자도 없이 탄소만으로 된 기판을 포함한다. 일반적으로, a-C막은 어느 경우에 있어서는 단순히 탄소막으로 불리워진다.

일본 특허 공개공보 제60-235426 호에는 A1막상의 포토레지스트막을 노광할 때 사용되는 반반사막으로서 탄소막을 두께 100㎚로 A1막의 표면에 퇴적하는 방법이 개시되어 있다. 이는 퇴적된 탄소막이 뒤틀리거나 수축된 패턴을 억제시킬 수 있다는 것을 교시하고 있다.

a-C막은 자외선에 대하여 흡수한다. a-C막의 복소 굴절율은 실수부(real part)와 허수부(imaginary part)를 갖는다. A1막상에 형성된 a-C막은 간섭에 의한 통상의 반반사효과를 제공하고, 또한 흡수에 의해 A1막 표면에의 입사광량을 감소시키도록 기능한다.

그러나, 포토리소그래피 공정시에 어떤 종류의 탄소막이 반반사효과를 보장하는 지는 확실하지가 않다. 반반사막으로서 사용된 탄소막을 에칭하는 기술이 중요하게 된다. 그러나, 반도체 제조 공정을 위해 충분한 공정 정도를 보장하는 에칭 기술이 아직까지 확립되지 않았다.

탄소막상에 도포된 레지스트막을 노광, 현상한 후에 소망의 레지스트 패턴을 형성할 수 없는 경우에는, 다른 레지스트막을 재형성한다. 반반사 탄소막과 그 위에의 레지스트막을 제거할 경우에는, 공정이 복잡하게 된다. 하층의 탄소막의 반반사효과를 손상시킴이 없이 레지스트막 만을 제거하는 기술도 아직까지 확립되지 않았다. 미세 패턴, 특히 1㎛이하의 패턴을 고 반사성 기판성에 형성할 경우에, 기판상에 퇴적된 탄소막의 반반사효과는 충분하지가 않는다. 이러한 주 이유로는 고 반사성 기판 표면에서, 반반사막을 통하여 투과되는 노광의 반사가 있는 것으로 고려된다. 다른 이유로는 반반사막 표면에의 반사가 제거될 수 없기때문에, 반 반사막의 표면에 반사된 노광의 영향이 있는 것으로 고려된다.

따라서, 단차부를 갖는 기판상에 형성된 레지스트막의 패터닝시, 패턴의 라인폭은 헐레이션(halation)등에 의해 하층막의 형상에 따라 변화하는 경우가 있다.

탄소의 결합 에너지는 매우 높으므로, 종래의 기술은 레지스트막과 탄소막 사이의 저에칭 선택비와 탄소막의 저속 에칭 속도를 제공하였다. 따라서, 탄소막을 반반사막으로서 사용할 때 최악의 경우라도 노광정도를 감소시키도록 레지스트막을 얇게하는 것이 필요하다. 탄소막을 완전히 제거하는 것도 곤란하다. 예를들면, 탄소막을 완전히 제거하여 W배선층과 층간 절연막 사이의 부착 강도가 빈약하다. 잔류된 탄소막이 있는 경우에는, 콘택트 홀에서의 양호한 전기적 접속이 보장되지 않는다.

본 발명의 목적은 고 반사성 기판상에 미세 패턴을 패턴 치수의 변화를 작게하고 고정도로 형성하게 하는 노광기술을 제공하는 데 있다.

본 발명의 다른 목적은 탄소막을 레지스트막에 대하여 고에칭 선택비로 에칭하는 기술과 탄소막을 제거하는 기술을 제공하는데 있다.

본 발명의 또 다른 목적은 하층의 탄소막에 실제영향을 끼침이 없이 레지스트막을 완전히 제거하는 기술을 제공하는데 있다.

본 발명의 한양상에 의하면, 광 반사표면에 형성하고, 상기 투명막의 표면상에 복소 굴절율의 허수부의 절대치가 0.3이상인 반반사막을 형성하며, 반반사막의 표면에 포토레지스트막을 도포하고 소정의 영역을 노광하여 포토레지스트막을 패터닝 하는 단계로 구성되는 반도체 장치의 제조방법에 있어서, 정재파 강도 I_sw= Iδ/I_ave를 0.2이하로 설정하도록 반반사막과 투명막의 두께를 선택하는 것으로, 상기 정재파는 포토레지스트막에의 입사광과 반반사막, 투명막 및 광 반사면에서의 반사광과 중첩으로 발생되고, I_ave는 포토레지스트막의 광 강도의 평균치 이며, Iδ는 광강도 변화의 진폭인 것을 특징으로 하는 반도체 장치의 제조 방법이 제공되어 있다.

본 발명의 다른 양상에 의하면, 적어도 기판 표면의 일부에 노광된 비정질 탄소막을 갖는 기판을 준비하고, 환원성불소화물 가스, 할로겐 가스, 및 산소 함유 가스로 이루어지는 군에서 선택된 적어도 1종의 가스를 사용하여 70∼450℃의 기판 온도에서 드라이 에칭을 함으로써 비정질 탄소막을 제거하는 단계를 포함하는 반도체 장치의 제조방법이 제공되어 있다.

광 반사면에 이 순서로 적층된 투명막과 반반사막은 적당한 막두께를 갖도록 선택된다. 적당한 막 두께로 하면, 광 반사면, 투명막 표면, 및 반반사막 표면에서의 반사광의 총량을 감소시키는 것이 가능하다. 따라서, 반 반사막의 표면에 형성된 레지스트막에의 입사광과 광 반사면 전체에서의 반사광의 중첩으로 발생되는 정재파의 성분을 감소시키는 것이 가능하게 된다.

정재파의 성분을 감소시킴으로써, 헐레이션을 제거할 수가 있고 미세 패턴을 고정도로 형성할 수가 있다.

비정질 탄소막은 불소화물 가스, 할로겐 가스, 또는 산소함유가스를 사용하여 70∼450℃의 기판 온도에서 효율적으로 에칭될 수가 있다.

상술된 바와같이, 각각 적당한 막두께를 갖는 반 반사막과 투명막의 적층구조를 사용함으로써, 레지스트 패턴을 고 반사성 표면에 고 정도로 형성할 수 있다. 반반사막으로서 비정질 탄소막을 사용하는 경우에도, 선택적으로 완전히 고정도로 제거할 수가 있다. 따라서, 콘택트 홀을 경우하여 리드(lead)배선을 양호한 수율로 접속할 수가 있다.

본 발명의 실시예의 원리를 제1도를 참조하여 설명한다.

제1도는 노광하에 레지스트막 내의 노광강도를 도시한 것이다. 고 반사성 기판 1상에는, 투명막2, 반 반사막3, 및 레지스트막 4의 순으로 형성되어 있다. 반 반사막은 a-C : H막이다. 레지스트막 4의 표면에 입사광은 a-C : H 막 3과 투명막2를 통하여 투과하여 고반사성 기판 1의 표면에 반사한다. 광은 a-C : H막 3과 투명막 2의 표면에도 부분적으로 반사한다. 또한, 각 막에 다수의 반사가 있다. 입사광의 입사와 반사광의 출사는 레지스트막 4에 중첩된다. 입사광과 반사광의 진폭은 일반적으로 다르므로, 광 강도가 영이되는 레지스트막 4에 정점이 없다. 제1도에 도시된 바와같이, 최대 및 최소 광 강도는 레지스트막 4의 두께 방향으로¹/₂파장 간격으로 주기적으로 발생한다. 위치(깊이)함수로서 광 강도의 주기적인 변화는 레지스트막 4에 정재파가 존재함을 나타낸다.

평균 광 강도 I_ave로 평균된 정재파의 강도 I_sw는 I_sw=Iδ/I_ave(Iδ :광 강도 변화 진폭)로 주어진다. 예를들면, 입사광과 반사광의 진폭이 동등한 경우, 완전한 정재파가 레지스트막 4내에 발생된다. 이 경우에, Iδ=I_ave이고 정재파 강도 I_sw=1이다. 입사광만이 있고 반사광이 없는 경우에는, Iδ=0이고 I_sw=0이다. 즉, 하층막에서의 반사가 작게되면, 정재파 강도 I_sw는 작게된다. 작은 정재파 강도 I_sw는 작게된다. 작은 정재파 강도 I_sw는 작은 반사광 강도를 의미한다. 작은 정재파 강도로 인해, 헐레이션의 양이 작게되어 보다 미세한 패턴이 고정도로 노광될 수가 있다.

제2도는 투명막과 반 반사막의 막 두께로 파리미터로 하여 시뮬레이션에 의해 얻어진 정재파 강도 I_sw를 도시한 것이다.

황좌표는 투명막의 두께(㎚)를, 종좌표는 a-C : H막의 두께(㎚)를 표시한 것이다. 시뮬레이션은, 노광이 365㎚의 파장을, 고 반사성 기판 1(하층의 WSi층)이 2.94-2.66i의 복소 굴절율을, 투명막 2(고온 산화막(HTO막))가 1.48의 굴절율을, a-C : H막 3이 1.58-0.752i를, 레지스트막 4가 1.65-0.02i(여기서, i는 허수단위)를 갖는다는 조건하에 행해졌다.

제2도에서 알 수 있는 바와같이, 정재파의 강도는 투명각의 약 40㎚의 두께와 a-C : H막의 약 30㎚의 두께에서 최소가 된다. 정재파 강도의 변화는 이들 막두께의 값 근처에서 시뮬레이트된다.

제3도는 a-C : H막의 두께를 30㎚로 설정하여 투명막의 두께를 변화시키고, 투명막의 두께를 40㎚로 설정하여 a-C : H막의 두께를 변화시키면서 시뮬레이션에 의해 얻어진 정재파 강도를 도시한 것이다. 횡축은 a-C : H막 또는 투명막의 두께(㎚)를, 종축는 정재파 강도 I_sw를 표시한 것이다. 제3도에서 흰원은 a-C : H막의 30㎚의 설정두께에서 투명막의 두께에 대응하는 정재파 강도를 표시한 것이며, 검은원은 투명막의 40㎚의 설정두께에서 a-C : H막의 두께에 대응하는 정재파 강도를 표시한 것이다. 제3도로부터 정재파 강도 I_sw가 a-C : H막의 30㎚의 두께와 투명막의 40㎚두께에서 0.05의 최소치를 취한다는 것을 알 수 있다.

0.3㎛의 라인폭을 갖는 패턴이 형성될 경우에는, 치수의 변화를 라인폭의 10%, 즉,0.03㎛이하로 억제하는 것이 바람직하다. 이것을 위해, 정재파 강도를 0.2이하로 억제시키기 위하여는 투명막의 두께는 a-C : H막의 30㎚두께에서 25∼55㎚이고 a-C : H막의 두께는 투명막의 40㎚ 두께에서 21∼47㎚이어야 한다. 또한, a-C : H막과 투명막의 두께를 각각 30㎚와 40㎚의 ±20%이내의 값, 즉 각각 정재파 강도가 최소이도록 한 막두께의 ±20%이내의 값으로 설정하는 것도 바람직하다.

상기 시뮬레이션에 있어서, 투명막의 복수 굴절율의 허수부는 0이었다. 소멸계수가 0.2이하인 막이 실제투명막인 것으로 고려될 수가 있다. 더우기, 소멸계수가 0.752인 a-C : H막이 반반사막으로서 사용되었더라도, 소멸계수가 0.3이상인 막이 반반사막으로서 사용될 수도 있다.

다음에, 상기 연구대상을 축소하여 실행하는 실시예에 대하여 설명한다. 샘플상에 레지스트막을 패터닝하였다. 각 샘플은 고 반사성 기판으로서 복소굴절율이 2.94-2.66i인 WSi층으로 그 표면에 형성된 기판을 갖고, 투명막으로서 복소(상세히로는 실수)굴절율이 1.48이고 두께가 40㎚인 SiO₂막을 갖고, 반반사막으로서 복소굴절율이 1.58-0.75i이고 두께가 30㎚인 a-c : H막을 갖고, 레지스트막으로서 복소굴절율이 1.65-0.02i이고 두께가 0.76㎛노보락 레지스트막을 갖는다. 비교를 위해, 각각 100㎚의 SiO₂막과 상기 샘플과 같은 다른막을 갖는 샘플도 패터닝하였다.

제4A도와 제4B도는 기판상에 형성된 레지스트 패턴의 표면을 SEM사진으로 스케치한 평면도를 도시한 것이다. 제4a도는 두께 30㎚의 a-C : H막과 두께 100㎚의 투명막을 갖는 샘플에 대한 레지스트 패턴의 표면을 도시한 것이고, 제4b도는 두께 30㎚의 a-C : H막과 두께 40㎚의 투명막을 갖는 이상적인 샘플에 대한 레지스트 패턴의 표면을 도시한 것이다. 제4a도의 좌측에 기판 표면상에 단차부를 개략적으로 도시하여 있다. 단차부의 요철 현상은 기판의 종 또는 횡방향으로 이어진다. 제4a도와 제4b도에 도시된 바와같이, 비틀어진 표면 12a와 12b 및 상부표면 11a, 11b를 갖는 직선 레지스트 패턴은 기판의 종 또는 횡방향으로 투명막 10상에 형성된다. 스트라이프(stripe)패턴은 이 단차부를 횡단하여 이어진다.

제4a도에 도시된 패턴는 상부표면 11a의 형상으로부터 보여지는 바와같이, 기판 표면에 단차부에서 좁아지고 넓게되는 라이폭을 갖는다. a-C : H막과 투명막의 이상적인 두께를 갖는 샘플상에 형성된 제4b에 도시된 패턴은 일반적으로 기판 표면의 단차부에 관계없이 일정한 라인폭을 갖는다. 따라서, 반사광량을 감소시켜서 패턴 정도를 향상시킬 수 있다는 것을 이해할 수가 있다.

제2도와 제3도에 도시된 시뮬레이션 결과는 파장 365㎚의 노광의 수은 i 선을 사용함으로써 얻어졌다. 파장이 변화함에 따라 최적막 두께가 변화한다. 예를들면, 노광의 파장이 248㎚(KrF 엑사이머레이저)인 경우에, 상기한 시뮬레이션과 같은 시뮬레이션은 정재파 강도를 두께 20∼500㎚의 비정질 탄소막과 두께 5∼30㎚또는 70∼110㎚의 SiO₂막에서 작게할 수 있다는 것을 나타낸다.

상술한 바와같이, a-C : H막과 투명막의 막두께를 최적화 하는 경우에, 일반적으로 미세피턴의 일정한 라인폭은 하층의 기판상의 단차부에 관계없이 얻어질수가 있다. 상기 실시예에 있어서, 고온 산화의 SiO₂막과 a-C : H막은 각각 투명막과 반반사막으로서 사용된다. 다른 막도 사용할 수도 있다. 예를들면, 반반사막으로서는, H를 함유하지 않거나, H를 약간 함유하는 탄소막을 사용할 수도 있다. 투명막으로서는, 주 조성으로서 굴절율이 1.48∼2.0인 PSG, BSG 및 BPSG등의 SiO₂를 갖는 유기글라스막 또는 굴절율이 약 2인 SiN막을 사용할 수도 있다. 이들 막두께는 막재료의 복소굴절율에 따라 최적화된다.

다음에, 탄소막 또는 a-C : H막의 에칭기술에 대하여 설명한다. 에칭속도등이 탄소막을 형성하기 위한 퇴적 조건에 따라 변화할 수 있더라도, 막이 비정질 이든 결정이든간에 상당히 다르게 나타나지 않는다.

제5도는 스퍼터링에 의해 형성된 비정질 탄소막과 레지스트막을 마이크로파 플라즈마의 다운-플로우(down-flown)에 이해 제거된 때의 기판온도와 애싱 속도의 관계를 도시한 그래프이다. 횡축은 기판온도의 역수(1000/K)를, 종축은 애싱속도(㎚/min)를 표시한 것이다. 제5도의 실선 a는 스퍼터 탄소막의 애싱속도를, 실선 b는 레지스트막의 애싱속도를 나타낸다.

레지스트막은 i선 레지스트(상품명 : ZIR-9100, Japan Zeon사로부터 입수)이었고, O₂애싱가스를 압력 1.0 Torr, 마이크로파 저력 1.0KW하에 1000sccm으로 흘러보내는 조건으로 애싱을 행하였다.

이 그래프로부터, 비정질 탄소막을 상당한 비율로 제거시키기 위하여 약 70℃이상의 기판온도가 필요하다는 것을 알 수가 있다. 또한, 반도체 공정이 일반적으로 10㎚/min이상, 또는 시종 높은것이 바람직한 경우에는 약 50㎚/min이상의 애싱속도를 필요로 하기 때문에, 기판 온도는 바람직하게 약 150℃이상, 또는 더 바람직하게 약 200℃이상 임을 알 수가 있다. 기판온도가 높을수록, 비정질 탄소막에 대한 레지스트막의 애싱 선택비율이 크다. 반반사막으로서의 탄소막이 애싱되지 않고 잔류될 경우에는, 450℃이상의 기판온도에서는 탄소가 고체막을 유지할 수 없기 때문에, 기판온도를 450℃이하로 설정하는 것이 필요하다.

비정질 탄소막을 하층의 A1막상에 배치하는 경우에, 예를들면 O₂와 CF₄가스를 각각 압력 1.0Torr, 마이크로파 전력 1.0KW로 1000sccm과 60sccm으로 흘러보내는 조건하에 애싱을 행하는 것이 바람직하다. 이 경우에, 먼저 레지스트막을 약 30℃의 저온에서 제거하고나서, 기판을 가열하여 비정질 탄소막을 제거하는 것이 바람직하다. 이 이유는 기판을 초기단계에서 가열하면, 측벽 울타리가 잔류되기 때문이다. 비정질 탄소막은 약 30℃의 온도에서 제거될 수가 없다.

비정질 탄소막 제5도의 O₂가스를 사용하여 마이크로파 플라즈마의 다운-플로우에 의해 제거된다. 또한 RIE, ECR (electron cyclotron resonance)에칭 등에 의해 비정질 탄소막을 제거할 때, 기판을 가열함으로써 에칭속도를 증가시킬 수가 있다. 예를들면, O₂에칭가스를 압력 0.2 Torr, 고주파 전력 150W로 150sccm으로 흘러보내는 조건, 또는 CF₄와 CHF₃에칭가스를 압력 0.05Torr, 고주파 전력 350W로 50sccm으로 흘러보내는 조건하에 RIE를 행할 수도 있다. 후자의 조건하에, 탄소막을 하층의 SiO₂막상에 배치하는 경우, 하층의 SiO₂막도 에칭한다.

교대적으로, SF₆과 N₂에칭가스를 압력 0.05Torr, 고주파 전력 350W로 50sccm으로 흘러보내는 조건하에 RIE를 행 할수도 있다. 이러한 조건들하에, 탄소막을 하층의 블랭킷 텅스텐(blanket tungsten : B-W)막상에 배치하는 경우, 하층의 B-W막도 에칭한다. 또한 상기한 조건들하에, 기판온도는 70∼450℃로 설정하는 것이 바람직하다.

상술한 에칭가스 대신에, NF₃등의 불소 화합물, C1₂Br 및 I₂등의 할로겐, CO와 CO₂등의 산소 함유가스, 또는 이들의 혼합가스를 사용할 수도 있다.

탄소막은 C1₂와 BC1₃에칭가스를 압력 4.0mTorr, 마이크로파 전력 800W 및, 고주파 전력 150W하에, 각각 40sccm과 60sccm으로 흘러 보내는 조건하에 ECR에 의해 에칭될 수도 있다. 이 경우에, 기판온도는 100∼450℃로 설정하는 것이 바람직하다. 이러한 조건들하에, 탄소막이 하층의 A1막을 갖는 경우에, 하층의 A1막도 에칭할 수도 있다.

다음에, 반반사막으로서 사용된 a-C : H막을 에칭마스크로서 사용하는 RIE공정시, 레지스트막의 측벽에 반사된 이온으로 야기되는 기판 표면에 국부손상의 방지 방법에 대하여 설명한다. 먼저, 종래의 MOSFET 제조방법과 관련된 문제점을 제6a도-제6g도를 참조하여 설명한다.

제6a도에 도시된 바와같이, 실리콘 기판 20의 표면상에는 필드산화막 21이 형성되어 활성영역을 규정한다. 게이트 절연막 22를 실리콘 기판 20의 활성영역의 표면에 형성한다. 게이트 절연막 22와 필드 산화막 21상에는, 예를들면 비정질 Si 또는 다력정 Si막 23과 규화물막 24에 의해 구성되는 도전성 적층체가 형성되어 있다.

절연막 25상에, 포토레지스트막 26을 도포하고, SOG등의 절연막 27을 포토레지스트막 26상에 도포한다. 절연막 27은 하층막 26의 표면보다도 평탄화된 표면을 갖는다. 절연막 27상에는, 게이트 전극이 형성되는 영역에 고패터닝 정도로 레지스트 패턴 28을 형성한다.

제6b도에 도시된 바와같이, 레지스트 패턴 28을 마스크로 하여, 절연막 27을 드라이 에칭에 의해 선택적으로 에칭한다. 절연막 패턴 27상에 레지스트 패턴 28을 운반한다. 에칭후, 레지스트 패턴 28을 제거한다.

제6c도에 도시된 바와같이, 절연막 패턴 27을 마스크로 하여, 레지스트막 26을 드라이 애칭에 의해 선택적으로 애칭한다.

제6d도에 도시된 바와같이, 레지스트막 26을 마스크로 하여, 절연막 25를 드라이 에칭에 의해 선택적으로 에칭한다. 이 때에, 레지스트막 26상에 절연막 27을 제거한다.

제6e도에 도시된 바와같이, 레지스트막 26을 마스크로 하여, 도전성층 23과 24를 이방성으로 드라이 에칭할 때, 레지스트막 26의 측벽에서 이온이 반사되어 게이트전극 근처의 기판 표면과 충돌하므로, 게이트 전극 근처의 기판표면을 국부적으로 에칭한다. 게이트전극 근처의 기판표면의 과도한 에칭을 억제하기 위하여 게이트 절연막을 노광한 직후에 에칭을 중단하면, 필드 산화막 21의 모서리부에 도전성막 영역 23a가 잔류된다. 이들 도전성막 영역 23a는 반도체 소자 또는 소스/드레인 영역 사이에 리크전류를 발생시킬 수도 있다.

제6f도에 도시한 바와같이, 도전성막 영역 23a를 완전히 제거할때까지 에칭을 행하는 경우에는, 전극 근처의 기판표면을 과도하게 에칭하여 홈 29를 형성할 수도 있다.

제6g도에 도시한 바와같이, 게이트 전극 구조를 마스크로 하여, 소스와 드레인 영역 30과 32를 이온주입에 의해 형성한다. 게이트 전극구조는 게이트구조상에 측벽을 형성하여 이온을 다시 주입한 LDD(Lightly doped drain) 구조일 수도 있다. 다음에, 층간 절연막 32를 형성한다. 소스/드레인 영역 30과 31에 대응하는 영역에서의 층간 절연막 32내에 콘택트 홀을 형성한다. 그 후에, 소스/드레인 전극 33과 34를 형성한다.

제6g도에 도시된 MOSFET의 게이트 전극 근처의 소스/드레인 영역 30과 31내에 홈 29가 형성되어 있으므로, 드레인 잔류가 흐르지 않는다.

다음에, 본 발명의 실시예를 제7a도-제7f도를 참조하여 설명한다.

제7a도에 도시된 바와같이, 실리콘 기판 40의 표면상에 필드 산화막 41을 형성하여 활성영역을 규정한다. 실리콘 기판 40의 활성영역의 표면에 게이트 절연막 42와 필드 산화막 41을 열산화에 의해 형성한다. 게이트 절연막 42와 필드산화막 41상에, 비정질 Si도전성막 43과 WSi도전성막 44를 CVD에 의해 형성하여 함께 적층한다. 도전성막 44상에는, SiO₂막등의 절연막 45를 CVD에 의해 형성한다.

절연막 45상에는, 반반사막으로서의 a-C : H막 46을 CVD 또는 스퍼터링에 의해 형성한다. a-C : H막 46상에는, 게이트 전극이 형성되는 영역상에 레지스트 패턴 47을 형성한다.

제7b도에 도시된 바와같이, 레지스트 패턴 47을 에칭 마스크로하여, a-C : H막 46과 절연막 45를 드라이 에칭에 의해 선택적으로 에칭한다. 에칭 조건으로는 CF₄, CHF₃및 Ar가스의 유량을 60, 10 및 400sccm, 압력을 500mTorr, 입력전력을 500W로 한다.

제7c도에 도시된 바와같이, 레지스트 패턴 47을 에칭 마스크로 하여, 도전성막 44를 염소함유가스를 사용하여 선택적으로 드라이 에칭한다. 에칭시간등을 제어함으로써 도전성막 43이 표면에서 에칭을 중단한다.

제7d도에 도시된 바와같이, a-C : H막 46상의 레지스트 패턴 47을 제거한다. 예를들면, μ파 여기 O₂+ CF₄플라즈마 다운-플로우에 의해 실온에서 에칭처리를 한다. 예를들면, μ파의 전력은 1kW, O₂와 CF₄의 유량은 1000과 60sccm, 압력은 1Torr, 온도는 30℃로 한다.

제7f도에 도시된 바와같이, 게이트 전극 구조를 마스크로 하여, 소스와드레인 영역 49와 50을 이온주입에 의해 형성한다. 소스/드레인 구조는 게이트 구조상에 측벽을 형성하여 이온을 다시 주입한 것에 의한 LDD구조 일수도 있다. 제7f도는 LDD구조를 갖는 것으로서 도시된 것이다. 다음에, SiO₂등의 층간 절연막 48을 CVD에 의해 형성한다. 소스/드레인 영역 49과 50에 대응하는 영역에서의 층간 절연막 48내에 콘택트 홀을 형성한다. 그 후에, 소스/드레인 전극 51과 52를 형성한다.

이 실시예에 있어서는, 제7e도에 예시된 공정에서 레지스트막을 에칭마스크로서 사용하지 않으므로, 레지스트막의 측벽에서 반사되는 이온이 존재하지 않는다. 따라서, 게이트 전극 근처의 기판 표면이 과도하게 에칭되는 것을 방지하는 것이 가능하다. 게이트 전극 근처의 기판표면에 국부적인 손상이 없으므로, 필드 산화막 41의 단부에서 도전성막 43을 완전히 제거할 수가 있다.

현행 미세 패턴 집적회로를 제조하기 위한 반도체 제조 공정중에서, 포토리소그래피 공정은 매우 엄격한 정렬 정도(alignment precision)를 갖는 것을 필요로 한다. 정렬 정도가 표준레벨 이하인 경우, 레지스트 패턴이 제거되고 레지스트막이 도포되어 새로운 레지스트 패턴을 다시 형성한다. 화학증폭형 네가티브 레지스트막을 사용하는 경우에는, 일반적으로 산소 플라즈마 애싱이 레지스트막 제거용으로 사용된다. 그러나, 화학증폭 네가티브 레지스트막을 산소플라즈마 애싱에 의해 제거되는 경우에는, 적어도 일부의 a-C : H막도 제거된다. a-C : H막이 어떠한 스크래치(scratch)도 갖는 경우에는, a-C : H막의 퇴적공정을 다시 행함으로써 상당히 저하시킨다. a-C : H막을 제거하지 않고 화학증폭형 네가티브 레지스트만을 제거하는 방법을 개발하는 것이 요망되고 있다.

이하, a-C : H막상의 화학증폭형 네가티브 레지스트의 제거 방법의 실시예에 대하여 설명한다. a-C : H막상에 화학증폭형 네가티브 레지스트를 형성하고 농축 황산과 과산화 수소 용액의 혼합용액 1.3중량%을 사용하여 네가티브 레지스트막을 제거하였다. 네가티브 레지스트가 1∼3분내에 완전히 제거되었다. 다른 종류의 포토레지스트에서 동등한 결과가 얻어진다.

이 에칭제에 의한 a-C : H막의 에칭속도는 1.15㎚/min으로 실제 무시할만한 값이었다. 따라서, a-C : H막의 노광표면을 에칭제에 1∼3분간 노광하더라도, 이 기간중에 에칭되는 막두께는 약 0.15∼0.45㎚이다. 반반사막으로서 사용된 a-C : H막의 두께는 일반걱으로 약 20㎚이다. 0.45㎚의 에칭막 두께는 전체막 두께의 약 2%이므로, 반반사막의 기능에 저하가 없다.

에칭제로서 농축 황산만을 사용할 수도 있다. 과산화수소가 20%이하의 조성을 갖는 경우에, 혼합용액을 동일한 효과를 제공할 수 있다. 에칭제로서, 암모늄 하이드록사이드, 히드라진함유 화합물, 및 테트라메틸 암모늄 하이드록사이드등의 알칼린 용액을 사용할 수도 있다.

본 발명은 바람직한 실시예들에 대하여 설명하였지만, 본 발명은 이들 실시예에서만 한정되지는 않는다. 각 종의 변경, 개량, 조합등이 첨부한 특허청구의 범위의 범위에서 벗어남이 없이 이룰수 있다는 것은 당업자에게 명백한 것이다.

Claims (28)

1. 광반사면상에 복소 굴절율의 허수부의 절대치가 0.2이하인 투명막을 형성하고, 상기 투명막의 표면상에 복소 굴절율의 허수부의 절대치가 0.3이상인 반반사막을 형성하며, 상기 반반사막의 표면상에 포토레지스트막을 도포하고 상기 포토레지스트막의 영역에 입사광을 가하여 상기 포토레지스트막을 패터닝하는 단계로 구성되는 반도체장치의 제조방법에 있어서, 상기 반반사막과 상기 투명막의 두께가 입사광과 상기 반반사막, 상기 투명막, 및 상기 광반사면으로부터 반사된 반사광의 중첩에 의해 발생되는 정재파를 제공하도록 선택되고, 상기 정재파 강도 I_sw=Iδ/ I_ave(I_ave: 포토레지스트막의 광강도의 평균치, Iδ : 광강도 변화의 진폭)를 0.2이하로 하는 것을 특징으로하는 반도체장치의 제조방법.
2. 제1항에 있어써, 상기 반반사막의 두께가 최소 정재파강도 I_sw를 제공하는 막두께의 ±20%내의 값을 갖도록 선택되는 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 투명막의 두께가 최소 정재파강도 I_sw를 제공하는 막두께의 ±20%내의 값을 갖도록 선택되는 반도체장치의 제조방법.
4. 제1항에 있어서,상기 포토레지스트막에, 입사하는 입사광이 약 365㎚의 파장을 갖는 i라인이고, 상기 반반사막이 21∼47㎚의 두께를 갖는 비정질 탄소막으로 형성되고, 상기 투명막이 25∼55㎚의 두께를 갖는 SiO₂막이며, 상기 광반사면이 WSi면인 반도체장치의 제조방법.
5. 제1항에 있어서, 상기 포토레지스트막에 입사하는 입사광이 228∼268㎚의 파장을 갖고, 상기 반반사막이 20-50㎚의 두께를 갖는 비정질탄소막으로 형성되고, 상기 투명막이 5∼30㎚ 또는 70∼110㎚의 두께를 갖는 SiO₂막으로 형성되며, 상기 광반사면이 WSi면이 반도체장치의 제조방법.
6. 제1항에 있어서, 상기 반반사막이 비정질탄소막과 탄소와 수소를 함유하는 탄화수소화합물중 어느 하나로 형성되고, 상기 투명막이 실리콘산화막, 및 무기 글라스막중어느 하나로 형성된 반도체장치의 제조방법.
7. 상기 기판 표면의 적어도 일부에 노광된 비정질탄소막을 갖는 기판을 준비하며, 환완성 불소화물가스, 할로겐가스, 및 산소함유가스로 이루어진 군으로부터 선택된 적어도 1종의 가스를 사용하여서 70∼450℃의 기판온도에서 드라이 에칭에 의해 상기 비정질탄소막을 제거하는 단계로 구성되는 반도체장치의 제조방법
8. 제7항에 있어서, 상기 환원성 불소화물 가스가 SF_6,NF₃, CF₄또는 CHF₃인 반도체 장치의 제조방법.
9. 제7항에 있어서, 상기 할로겐 가스가 C1₂, Br₂또는 I₂인 반도체장치의 제조방법.
10. 제7항에 있어서, 상기 산소함유가스가 O₂, CO 또는 CO₂인 반도체 장치의 제조방법.
11. 제7항에 있어써, 상기 비정질 탄소막을 제거하는 단계가 상기 비정질탄소막을 ECR(electorn cyclotron resonance)에칭에 의해 에칭하는 반도체 장치의 제조방법.
12. 제7항에 있어서, 상기 비정질 탄소막을 제거하는 단계가 상기 비정질 탄소막을 반응성이온 에칭에 의해 에칭하는 반도체 장치의 제조방법.
13. 제7항에 있어서, 상기 비정질 탄소막을 제거하는 단계가 상기 비정질 탄소막을 마이크로파 플라즈마의 다운-플로우에 의해 에칭하는 반도체 장치의 제조방법.
14. 제7항에 있어서, 상기 비정질 탄소막을 제거하는 단계가 상기 비정질 탄소막을 고주파 플라즈마에 의해 에칭하는 반도체 장치의 제조방법.
15. 제7항에 있어서, 상기 기판을 준비하는 단계가 상기 기판상에 비정질 탄소막을 화학기상성장(CVD)에 의해 퇴적하는 단계를 포함하는 반도체 장치의 제조방법.
16. 패터닝되는 막으로 형성된 기판상에 비정질 탄소막을 형성하고, 상기 비정질 탄소막의 표면의 소정영역에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 에칭마스크로 하여 적어도 상기 비정질된 탄소막을 첫 번째로 선택적으로 에칭하고, 상기 레지스트 패턴을 제거하며, 상기 비정질 탄소막을 에칭마스크로 하여 상기 패터닝될 막의 적어도 잔류 부분을 두 번째로 선택적으로 에칭하는 단계로 구성되는 반도체 장치의 제조방법.
17. 제16항에 있어서, 상기 비정질탄소막을 적어도 첫 번째로 선택적으로 에칭하는 하부층 부분을 에칭함이 없이 상기 패터닝될 막의 상부층 부분을 부분적으로 에칭하는 단계를 포함하며, 상기 잔류 부분을 적어도 두번째로 선택적으로 에칭하는 단계가 상기 비정질 탄소막을 적어도 선택적으로 애칭하는 단계의 에칭조건과는 다른 에칭조건하에 상기 하부층부분을 에칭하는 단계를 포함하는 반도체장치의 제조방법.
18. 제17항에 있어서, 상기 패터닝될 막이 하부층과 상기 하부층의 에칭 특성과는 다른 에칭특성을 갖는 상부층을 포함하고, 상기 비정질 탄소막을 적어도 첫 번째로 선택적으로 에칭하는 단계가 상기 상부층을 에칭하고 상기 하부층을 거의 에칭하지 않는 에칭 조건하에 행해지며, 상기 잔류부분을 적어도 두 번째로 선택적으로 에칭하는 단계가 하부층을 에칭하는 조건하에 행해지는 반도체 장치의 제조방법.
19. 비정질 탄소막을 실제 에칭하지 않는 산용액을 사용하여 비정질 탄소막의 표면상에 형성된 레지스트 패턴을 제거하는 단계로 구성되는 반도체장치의 제조방법.
20. 제19항에 있어서, 상기 산용액이 적어도 황산을 포함하는 반도체장치의 제조방법.
21. 제20항에 있어서, 상기 산용액이 과산화수소를 더 포함하는 반도체 장치의 제조방법.
22. 비정질탄소막을 실제 에칭하지 않는 알칼린 용액을 사용하여 비정질 탄소막의 표면상에 형성된 .화학증폭형 네가티브 레지스트 패턴을 제거하는 단계로 구성되는 반도체 장치의 제조방법.
23. 제22항에 있어서, 상기 알칼린 용액이 암모늄 하이드록사이드 허드라진함유 화합물 또는 테트라메틸 암모늄 하이드록사이드인 반도체 장치의 제조방법.
24. 제1항에 있어서, 상기 반반사막과 투명막의 두께는 이들 2개의 막의 굴절율이 주어지는 조건에서 미리 설정되는 것을 특징으로 하는 반도체 장치의 제조방법.
25. 제1항에 있어서, 상기 패터닝된 포토레지스트 막을 통하여 상기 반반사막과 상기 투명막을 에칭하고, 상기 패터닝된 포토레지스트막과 상기 반반사막을 제거하는 단계를 더 포함하는 반도체장치의 제조방법.
26. 제25항에 있어서, 상기 패터닝된 포토레지스트 막과 상기 반반사막을 제거하는 단계가 산소를 포함하는 플라즈마에서 애싱함으로써 행해지는 반도체장치의 제조방법.
27. 제26항에 있어서, 상기 패터닝된 포토레지스트 막과 상기 반반사막을 제거하는 단계가 기판을 가열하면서 상기 반반사막을 제거하는 단계를 포함하는 반도체장치의 제조방법.
28. 제27항에 있어서, 상기 반반사막이 비정질탄소막으로 형성되고, 상기 가열 기판이 70℃이상 가열되는 반도체장치의 제조방법.