JP3284687B2 - 配線パターンの製造方法 - Google Patents
配線パターンの製造方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Description
【０００１】
【産業上の利用分野】本発明は、定在波効果の影響を低
減するために用いられる配線パターンの製造方法に関す
る。
減するために用いられる配線パターンの製造方法に関す
る。
【０００２】
【従来の技術】フォトリソグラフィーに用いられるパタ
ーン投影装置であるステッパーとしては、単一波長のＫ
ｒＦエキシマレーザ（波長２４８ｎｍ）を光源に用い、
０．３７〜０．４２程度のＮＡのレンズを搭載している
ものがある。
ーン投影装置であるステッパーとしては、単一波長のＫ
ｒＦエキシマレーザ（波長２４８ｎｍ）を光源に用い、
０．３７〜０．４２程度のＮＡのレンズを搭載している
ものがある。
【０００３】しかし、ステッパーで露光を行なう場合に
は、用いる光源が単一波長であるため定在波効果と呼ば
れる現象が発生する。定在波が発生する原因は、レジス
ト膜内で光干渉が起こることによる。即ち、図１６に示
すように、入射光Ｐと、レジストＰＲと基板Ｓとの界面
からの反射光Ｒとが、レジストＰＲの膜内で干渉を起こ
すことによる。その結果、図１７に示すようにレジスト
に吸収される光量が、レジスト膜厚に依存して変化す
る。このレジストに吸収される光量とは、表面反射や、
金属が存在する場合該金属での吸収や、レジストから出
射した光の量などを除いた、レジスト自体に吸収される
光の量をいう。ここで、定在波効果は、図１８に示すよ
うに、レジストの膜厚の変化Ａに対するレジストの吸収
光量の変化ΔＡの変化分に依存している。このΔＡ／Ａ
をスイングレシオ（Swing ratio）とよんでいる。
は、用いる光源が単一波長であるため定在波効果と呼ば
れる現象が発生する。定在波が発生する原因は、レジス
ト膜内で光干渉が起こることによる。即ち、図１６に示
すように、入射光Ｐと、レジストＰＲと基板Ｓとの界面
からの反射光Ｒとが、レジストＰＲの膜内で干渉を起こ
すことによる。その結果、図１７に示すようにレジスト
に吸収される光量が、レジスト膜厚に依存して変化す
る。このレジストに吸収される光量とは、表面反射や、
金属が存在する場合該金属での吸収や、レジストから出
射した光の量などを除いた、レジスト自体に吸収される
光の量をいう。ここで、定在波効果は、図１８に示すよ
うに、レジストの膜厚の変化Ａに対するレジストの吸収
光量の変化ΔＡの変化分に依存している。このΔＡ／Ａ
をスイングレシオ（Swing ratio）とよんでいる。
【０００４】また、実デバイスにおいては、基板面には
必ず凹凸が存在する。例えば、図１９に示すように、Ｐ
ｏｌｙ−Ｓｉ等の凹部Ｉｎが存在する。このため、レジ
ストＰＲを塗布した際、レジスト膜厚は段差の上部と下
部とで異なることになる。つまり凹部Ｉｎ上のレジスト
膜厚ｄPR2は、それ以外のレジスト膜厚ｄPR1よりも小さ
くなる。定在波効果はレジスト膜厚により異なるので、
定在波効果の影響を受けることによるレジストに吸収さ
れる光量の変化も、各々変わってくる。その結果、露
光、現像後に得られるレジストパターンの寸法が、段差
の上部と下部とで、異なってしまう。
必ず凹凸が存在する。例えば、図１９に示すように、Ｐ
ｏｌｙ−Ｓｉ等の凹部Ｉｎが存在する。このため、レジ
ストＰＲを塗布した際、レジスト膜厚は段差の上部と下
部とで異なることになる。つまり凹部Ｉｎ上のレジスト
膜厚ｄPR2は、それ以外のレジスト膜厚ｄPR1よりも小さ
くなる。定在波効果はレジスト膜厚により異なるので、
定在波効果の影響を受けることによるレジストに吸収さ
れる光量の変化も、各々変わってくる。その結果、露
光、現像後に得られるレジストパターンの寸法が、段差
の上部と下部とで、異なってしまう。
【０００５】以上の定在波効果による影響を低減するた
めに図２０に示すように反射防止膜３２を用いることが
考えられてきた。従来、この反射防止膜３２は、オフセ
ット酸化膜等の絶縁膜３３よりも下部に形成していた。
めに図２０に示すように反射防止膜３２を用いることが
考えられてきた。従来、この反射防止膜３２は、オフセ
ット酸化膜等の絶縁膜３３よりも下部に形成していた。
【０００６】即ち、従来、上記定在波効果を低減するた
めの配線パターンは、第１の配線層３１上に反射防止膜
３２、絶縁膜３３及び層間絶縁膜３４を介して第２の配
線層３５が形成され、該第２の配線層３５がコンタクト
ホール３６を介して下層の配線層（図示の例ではシリコ
ン基板３７の表面に形成されたＮ形の不純物拡散領域３
８を示す）に接続されて形成されていた。
めの配線パターンは、第１の配線層３１上に反射防止膜
３２、絶縁膜３３及び層間絶縁膜３４を介して第２の配
線層３５が形成され、該第２の配線層３５がコンタクト
ホール３６を介して下層の配線層（図示の例ではシリコ
ン基板３７の表面に形成されたＮ形の不純物拡散領域３
８を示す）に接続されて形成されていた。
【０００７】
【発明が解決しようとする課題】ところで、このように
して形成した配線パターンでは、コンタクトホール３６
を形成する際に、エッチングや前処理を行なうためオフ
セット酸化膜等の絶縁膜３３が膜減りする。このため、
絶縁膜３３堆積時には、エッチング等のばらつきを考慮
して該絶縁膜３３を厚く堆積する必要がある。しかし、
絶縁膜３３が厚くなると段差が大きくなり、第２の配線
層３５に対するリソグラフィーや反応性イオンエッチン
グ（ＲＩＥ）等の加工が困難となる。
して形成した配線パターンでは、コンタクトホール３６
を形成する際に、エッチングや前処理を行なうためオフ
セット酸化膜等の絶縁膜３３が膜減りする。このため、
絶縁膜３３堆積時には、エッチング等のばらつきを考慮
して該絶縁膜３３を厚く堆積する必要がある。しかし、
絶縁膜３３が厚くなると段差が大きくなり、第２の配線
層３５に対するリソグラフィーや反応性イオンエッチン
グ（ＲＩＥ）等の加工が困難となる。
【０００８】また、反射防止膜３２はそのまま残るの
で、この反射防止膜３２が例えばＳｉ x０yＮzのように
低温ＣＶＤで形成された膜で水素や水などが含まれてい
る場合、熱処理によって水素や水が変化し、トランジス
タなどのデバイス特性を劣化させてしまう。
で、この反射防止膜３２が例えばＳｉ x０yＮzのように
低温ＣＶＤで形成された膜で水素や水などが含まれてい
る場合、熱処理によって水素や水が変化し、トランジス
タなどのデバイス特性を劣化させてしまう。
【０００９】また、絶縁膜３３を高温ＣＶＤ（例えばＬ
Ｐ−ＴＥＯＳ）で形成した場合、その下層に形成されて
いる反射防止膜３２が光学的に変質し、リソグラフィー
によるパターニングを良好に行なうことができない。
Ｐ−ＴＥＯＳ）で形成した場合、その下層に形成されて
いる反射防止膜３２が光学的に変質し、リソグラフィー
によるパターニングを良好に行なうことができない。
【００１０】本発明は、上記課題に鑑みてなされたもの
で、その目的とするところは、絶縁膜の膜減りを低減す
ることができる配線パターンの製造方法を提供すること
にある。
で、その目的とするところは、絶縁膜の膜減りを低減す
ることができる配線パターンの製造方法を提供すること
にある。
【００１１】また、本発明の他の目的は、反射膜に光学
的な変質を起こさせず、定在波効果の抑圧及び良好なパ
ターニングを実現でき、トランジスタ等のデバイスの特
性劣化を防ぐことができる配線パターンの製造方法を提
供することにある。
的な変質を起こさせず、定在波効果の抑圧及び良好なパ
ターニングを実現でき、トランジスタ等のデバイスの特
性劣化を防ぐことができる配線パターンの製造方法を提
供することにある。
【００１２】
【００１３】
【課題を解決するための手段】本発明は、第１の配線層
３上に絶縁膜４を介して第２の配線層１２が形成され該
第２の配線層１２がコンタクトホール１０を介して下層
の配線層１に接続される配線パターンの製造方法におい
て、第１の配線層３上に絶縁膜４、反射防止膜５を順次
積層する工程と、反射防止膜５とその下層の絶縁膜４を
パターニングする工程と、全面に対し、エッチングを行
って上層の反射防止膜５及び露出する第１の配線層３を
除去する工程と、残存する第１の配線層３とその上層の
絶縁膜４からなる積層膜１６にサイドウォール７を形成
する工程と、サイドウォール７が形成された積層膜１６
及び下層の配線層１の全面に層間絶縁膜８を形成した
後、サイドウォール７及び９をマスクとして下層の配線
層１に通ずるコンタクトホール１０を形成する工程と、
コンタクトホール１０から露出する下層の配線層１上に
第２の配線層１２を形成する工程よりなる。
３上に絶縁膜４を介して第２の配線層１２が形成され該
第２の配線層１２がコンタクトホール１０を介して下層
の配線層１に接続される配線パターンの製造方法におい
て、第１の配線層３上に絶縁膜４、反射防止膜５を順次
積層する工程と、反射防止膜５とその下層の絶縁膜４を
パターニングする工程と、全面に対し、エッチングを行
って上層の反射防止膜５及び露出する第１の配線層３を
除去する工程と、残存する第１の配線層３とその上層の
絶縁膜４からなる積層膜１６にサイドウォール７を形成
する工程と、サイドウォール７が形成された積層膜１６
及び下層の配線層１の全面に層間絶縁膜８を形成した
後、サイドウォール７及び９をマスクとして下層の配線
層１に通ずるコンタクトホール１０を形成する工程と、
コンタクトホール１０から露出する下層の配線層１上に
第２の配線層１２を形成する工程よりなる。
【００１４】この場合、反射防止膜５として、プラズマ
ＣＶＤ法により形成されるＳｉxＯyＮz膜又はＳｉxＮy
膜を用いてもよい。
ＣＶＤ法により形成されるＳｉxＯyＮz膜又はＳｉxＮy
膜を用いてもよい。
【００１５】また、反射防止膜５として、反射屈折率ｎ
＝２．４±０．６，吸収屈折率ｋ＝０．７±０．２であ
るＳｉxＯyＮz膜又はＳｉxＮy膜を用いてもよい。
＝２．４±０．６，吸収屈折率ｋ＝０．７±０．２であ
るＳｉxＯyＮz膜又はＳｉxＮy膜を用いてもよい。
【００１６】また、下層の配線層１は、不純物導入によ
って形成された拡散領域１１であってもよい。
って形成された拡散領域１１であってもよい。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】本発明に係る配線パターンの製造方法で
は、第１の配線層３上に形成された絶縁膜４上に反射防
止膜５を形成するので、絶縁膜４形成時の影響により該
反射防止膜５が光学的に変質することがない。
は、第１の配線層３上に形成された絶縁膜４上に反射防
止膜５を形成するので、絶縁膜４形成時の影響により該
反射防止膜５が光学的に変質することがない。
【００２２】また、 反射防止膜５とその下層の絶縁膜
４をパターニングする際には、反射防止膜５上にレジス
トを設けるので、定在波を抑圧でき、良好なパターニン
グを行うことができる。
４をパターニングする際には、反射防止膜５上にレジス
トを設けるので、定在波を抑圧でき、良好なパターニン
グを行うことができる。
【００２３】また、上記パターニング後に残った反射防
止膜５をマスクにして第１の配線層３を除去する際に
は、反射防止膜５も除去できるので、反射防止膜５に含
まれている水素や水も存在しなくなりトランジスタ等の
デバイスの特性劣化を防ぐことができる。
止膜５をマスクにして第１の配線層３を除去する際に
は、反射防止膜５も除去できるので、反射防止膜５に含
まれている水素や水も存在しなくなりトランジスタ等の
デバイスの特性劣化を防ぐことができる。
【００２４】
【実施例】以下、本発明に係る配線パターンの製造方法
の２つの実施例（以下、第１実施例に係る配線パターン
の製造方法及び第２実施例に係る配線パターンの製造方
法と記す）を図１〜図１５を参照しながら説明する。
の２つの実施例（以下、第１実施例に係る配線パターン
の製造方法及び第２実施例に係る配線パターンの製造方
法と記す）を図１〜図１５を参照しながら説明する。
【００２５】先ず、第１実施例に係る配線パターンの製
造方法を図１〜図７及び図８を参照しながら説明する。
初めに、図１に示すように、例えばＰ形のシリコン基板
１に対し、熱酸化を施して、該シリコン基板１の表面に
薄い熱酸化膜２を形成する。その後、この熱酸化膜２を
介したシリコン基板１上にｎ形の不純物が導入された多
結晶シリコン層３ａを厚さ５０ｎｍ程、例えばＣＶＤ法
により形成した後、上記多結晶シリコン層３ａ上にタン
グステン（Ｗ）シリサイド層３ｂを厚さ５０ｎｍ程、例
えばＣＶＤ法により形成する。これら多結晶シリコン層
３ａと上層のタングステン（Ｗ）シリサイド層３ｂにて
タングステン（Ｗ）ポリサイド層３が構成される。以下
このタングステン（Ｗ）ポリサイド層３を第１の配線層
３として記す。
造方法を図１〜図７及び図８を参照しながら説明する。
初めに、図１に示すように、例えばＰ形のシリコン基板
１に対し、熱酸化を施して、該シリコン基板１の表面に
薄い熱酸化膜２を形成する。その後、この熱酸化膜２を
介したシリコン基板１上にｎ形の不純物が導入された多
結晶シリコン層３ａを厚さ５０ｎｍ程、例えばＣＶＤ法
により形成した後、上記多結晶シリコン層３ａ上にタン
グステン（Ｗ）シリサイド層３ｂを厚さ５０ｎｍ程、例
えばＣＶＤ法により形成する。これら多結晶シリコン層
３ａと上層のタングステン（Ｗ）シリサイド層３ｂにて
タングステン（Ｗ）ポリサイド層３が構成される。以下
このタングステン（Ｗ）ポリサイド層３を第１の配線層
３として記す。
【００２６】その後、上記第１の配線層３上にＴＥＯＳ
もしくはＳｉＯ2からなる絶縁膜４を厚さ１７０ｎｍ
程、例えばＬＰ−ＣＶＤ法により形成する。この絶縁膜
４は、後述するサイドウォールの形成幅を確保するため
のオフセット酸化膜として機能させるものである。従っ
て、以下この絶縁膜４をオフセット酸化膜４として記
す。
もしくはＳｉＯ2からなる絶縁膜４を厚さ１７０ｎｍ
程、例えばＬＰ−ＣＶＤ法により形成する。この絶縁膜
４は、後述するサイドウォールの形成幅を確保するため
のオフセット酸化膜として機能させるものである。従っ
て、以下この絶縁膜４をオフセット酸化膜４として記
す。
【００２７】次に、図２に示すようにオフセット酸化膜
４の表面上にＳｉxＯyＮzからなる反射防止膜５を厚さ
２４ｎｍ程、例えばＳｉＨ4／Ｎ2Ｏの混合ガスを用いた
プラズマＣＶＤにより堆積温度＝約３６０度を条件とし
て形成する。
４の表面上にＳｉxＯyＮzからなる反射防止膜５を厚さ
２４ｎｍ程、例えばＳｉＨ4／Ｎ2Ｏの混合ガスを用いた
プラズマＣＶＤにより堆積温度＝約３６０度を条件とし
て形成する。
【００２８】この第１実施例では、反射屈折率ｎ＝２．
４±０．６，吸収屈折率ｋ＝０．７±０．２であるＳｉ
xＯyＮz膜を例えばＳｉＨ4／Ｎ2Ｏの混合ガスを用いた
プラズマＣＶＤで成膜して膜厚２４ｎｍの反射防止膜５
を形成している。
４±０．６，吸収屈折率ｋ＝０．７±０．２であるＳｉ
xＯyＮz膜を例えばＳｉＨ4／Ｎ2Ｏの混合ガスを用いた
プラズマＣＶＤで成膜して膜厚２４ｎｍの反射防止膜５
を形成している。
【００２９】特に、反射屈折率ｎ＝２．０６，吸収屈折
率ｋ＝０．７１，膜厚２４ｎｍとしたときには、定在波
効果を最小とすることができた。この場合のレジスト膜
厚に対するレジストの光吸収量の特性を図８に示す。こ
の第１実施例では、スイングレシオΔＡ／Ａが１％以下
となった。スイングレシオΔＡ／Ａが小さいほど定在波
効果は小さくなるので、この第１実施例では、定在波効
果を最小とでき、良好なパターニングを実行できる。
率ｋ＝０．７１，膜厚２４ｎｍとしたときには、定在波
効果を最小とすることができた。この場合のレジスト膜
厚に対するレジストの光吸収量の特性を図８に示す。こ
の第１実施例では、スイングレシオΔＡ／Ａが１％以下
となった。スイングレシオΔＡ／Ａが小さいほど定在波
効果は小さくなるので、この第１実施例では、定在波効
果を最小とでき、良好なパターニングを実行できる。
【００３０】このようにして、パターニングされたレジ
ストをマスクにして、例えばＣＦ4／Ｏ2ガスを用いた反
応性イオンエッチング（ＲＩＥ）により反射防止膜５と
オフセット酸化膜４をエッチングする。そして再び、例
えばＣｌ2／Ｏ2ガスを用いたＲＩＥにより第１の配線層
３をエッチングし、図３に示すように残存する第１の配
線層３、オフセット酸化膜４及び反射防止膜５からなる
積層膜６を形成する。
ストをマスクにして、例えばＣＦ4／Ｏ2ガスを用いた反
応性イオンエッチング（ＲＩＥ）により反射防止膜５と
オフセット酸化膜４をエッチングする。そして再び、例
えばＣｌ2／Ｏ2ガスを用いたＲＩＥにより第１の配線層
３をエッチングし、図３に示すように残存する第１の配
線層３、オフセット酸化膜４及び反射防止膜５からなる
積層膜６を形成する。
【００３１】次に、積層膜６にＳｉＯ2もしくはＴＥＯ
Ｓを厚さ１００ｎｍ〜１５０ｎｍ程堆積した後、例えば
ＣＦ4／Ｏ2ガスによりエッチバックを行って図４に示す
ようにサイドウォール７を形成する。ここで、エッチバ
ックを行なう際、オーバーエッチによって、反射防止膜
５を減少することができる。
Ｓを厚さ１００ｎｍ〜１５０ｎｍ程堆積した後、例えば
ＣＦ4／Ｏ2ガスによりエッチバックを行って図４に示す
ようにサイドウォール７を形成する。ここで、エッチバ
ックを行なう際、オーバーエッチによって、反射防止膜
５を減少することができる。
【００３２】次に、図５に示すようにサイドウォール７
で囲まれた領域のうち、必要な領域にｎ形の不純物例え
ばリン（Ｐ）を選択的にイオン注入して上記必要な領域
におけるシリコン基板１の表面にｎ形の不純物拡散領域
１１を形成する。その後、全面にＴＥＯＳもしくはＳｉ
Ｏ2からなる層間絶縁膜８を厚さ８０ｎｍ程、例えばＣ
ＶＤにより形成する。
で囲まれた領域のうち、必要な領域にｎ形の不純物例え
ばリン（Ｐ）を選択的にイオン注入して上記必要な領域
におけるシリコン基板１の表面にｎ形の不純物拡散領域
１１を形成する。その後、全面にＴＥＯＳもしくはＳｉ
Ｏ2からなる層間絶縁膜８を厚さ８０ｎｍ程、例えばＣ
ＶＤにより形成する。
【００３３】次に、図６に示すようにシリコン基板１に
通ずるコンタクトホール１０を形成する。具体的には、
層間絶縁膜８上に図示しないレジストを形成した後、リ
ソグラフィーでパターニングしてコンタクトホールを形
成する部分に対応した箇所に開口を形成する。その後、
上記レジスタの開口から露出する部分を例えばＣＦ4／
Ｏ2ガスによるＲＩＥによりエッチングを行う。このと
き、上記サイドウォール７の内側に第２のサイドウォー
ル９が形成され同時にシリコン基板１まで達するコンタ
クトホール１０が自己整合的に形成される。このＲＩＥ
の際、オーバーエッチを行なうが、反射防止膜５がＳｉ
xＯyＮzであるので、エッチレートがＳｉＯ2からなる層
間絶縁膜８に比べて非常に遅いので、該反射防止膜５が
エッチングストッパとして作用する。
通ずるコンタクトホール１０を形成する。具体的には、
層間絶縁膜８上に図示しないレジストを形成した後、リ
ソグラフィーでパターニングしてコンタクトホールを形
成する部分に対応した箇所に開口を形成する。その後、
上記レジスタの開口から露出する部分を例えばＣＦ4／
Ｏ2ガスによるＲＩＥによりエッチングを行う。このと
き、上記サイドウォール７の内側に第２のサイドウォー
ル９が形成され同時にシリコン基板１まで達するコンタ
クトホール１０が自己整合的に形成される。このＲＩＥ
の際、オーバーエッチを行なうが、反射防止膜５がＳｉ
xＯyＮzであるので、エッチレートがＳｉＯ2からなる層
間絶縁膜８に比べて非常に遅いので、該反射防止膜５が
エッチングストッパとして作用する。
【００３４】最後に、前処理としてフッ酸で自然酸化膜
を除去した後、多結晶シリコン層からなる第２の配線層
１２を厚さ５０ｎｍ程、例えばＣＶＤ法により形成し
て、図７に示すような第１実施例に係る配線パターンが
形成される。
を除去した後、多結晶シリコン層からなる第２の配線層
１２を厚さ５０ｎｍ程、例えばＣＶＤ法により形成し
て、図７に示すような第１実施例に係る配線パターンが
形成される。
【００３５】以上より、この第１実施例では、第１の配
線層３上に形成されたオフセット酸化膜４上に反射防止
膜５を形成するので、オフセット酸化膜４形成時の影響
により該反射防止膜５が光学的に変質するということが
ない。
線層３上に形成されたオフセット酸化膜４上に反射防止
膜５を形成するので、オフセット酸化膜４形成時の影響
により該反射防止膜５が光学的に変質するということが
ない。
【００３６】また、第１の配線層３、オフセット酸化膜
４及び反射防止膜５からなる積層膜６を形成する際に行
うパターニングは、反射防止膜５上にレジストを設けて
行うので、定在波効果を抑圧でき、良好なパターニング
となる。
４及び反射防止膜５からなる積層膜６を形成する際に行
うパターニングは、反射防止膜５上にレジストを設けて
行うので、定在波効果を抑圧でき、良好なパターニング
となる。
【００３７】また、上記パターニング後、形成された積
層膜６にサイドウォール７を形成する際には、反射防止
膜５がオフセット酸化膜４の上層に位置しているので、
サイドウォール７の形成時におけるエッチバックによっ
て反射防止膜５を除去又はその厚みを減少させることが
できる。
層膜６にサイドウォール７を形成する際には、反射防止
膜５がオフセット酸化膜４の上層に位置しているので、
サイドウォール７の形成時におけるエッチバックによっ
て反射防止膜５を除去又はその厚みを減少させることが
できる。
【００３８】また、サイドウォール７が形成された積層
膜６と下層の配線層１の全面に層間絶縁膜８を形成した
後、サイドウォール７をマスクとして下層の配線層１に
通ずるコンタクトホール１０を形成するので、反射防止
膜５の膜厚をさらに減少できると共に絶縁膜５の減りを
防ぐことができる。また、このコンタクトホール１０形
成の際に、オフセット酸化膜４として例えばＳｉxＯyＮ
z膜を用いると、オフセット酸化膜４にＳｉ2Ｏを用いて
いる場合に比べ、エッチレートが非常に遅いので、エッ
チングをストップできる。
膜６と下層の配線層１の全面に層間絶縁膜８を形成した
後、サイドウォール７をマスクとして下層の配線層１に
通ずるコンタクトホール１０を形成するので、反射防止
膜５の膜厚をさらに減少できると共に絶縁膜５の減りを
防ぐことができる。また、このコンタクトホール１０形
成の際に、オフセット酸化膜４として例えばＳｉxＯyＮ
z膜を用いると、オフセット酸化膜４にＳｉ2Ｏを用いて
いる場合に比べ、エッチレートが非常に遅いので、エッ
チングをストップできる。
【００３９】次に、第２実施例に係る配線パターンの製
造方法を図９〜図１５を参照しながら説明する。この図
９〜図１５に示す各膜及び各層の製法、材質は図１〜図
７に示した第１実施例と同様であるので、同一符号を付
して説明を省略する。
造方法を図９〜図１５を参照しながら説明する。この図
９〜図１５に示す各膜及び各層の製法、材質は図１〜図
７に示した第１実施例と同様であるので、同一符号を付
して説明を省略する。
【００４０】この第２実施例に係る配線パターンの製造
方法は、初めに、図９に示すように、表面に薄い熱酸化
膜２が形成された例えばＰ形のシリコン基板１上にタン
グステン（Ｗ）ポリサイド層３を第１の配線層３として
形成し、その後、第１の配線層３上に絶縁膜４であるオ
フセット酸化膜４を形成し、さらにこのオフセット酸化
膜４上に反射防止膜５を形成する。
方法は、初めに、図９に示すように、表面に薄い熱酸化
膜２が形成された例えばＰ形のシリコン基板１上にタン
グステン（Ｗ）ポリサイド層３を第１の配線層３として
形成し、その後、第１の配線層３上に絶縁膜４であるオ
フセット酸化膜４を形成し、さらにこのオフセット酸化
膜４上に反射防止膜５を形成する。
【００４１】ここで、この反射防止膜５も第１の実施例
と同様に、反射屈折率ｎ＝２．４±０．６，吸収屈折率
ｋ＝０．７±０．２であるＳｉxＯyＮz膜を例えばＳｉ
Ｈ4／Ｎ2Ｏの混合ガスを用いたプラズマＣＶＤで成膜し
て膜厚２４ｎｍの反射防止膜５を形成している。
と同様に、反射屈折率ｎ＝２．４±０．６，吸収屈折率
ｋ＝０．７±０．２であるＳｉxＯyＮz膜を例えばＳｉ
Ｈ4／Ｎ2Ｏの混合ガスを用いたプラズマＣＶＤで成膜し
て膜厚２４ｎｍの反射防止膜５を形成している。
【００４２】特に、反射屈折率ｎ＝２．０６，吸収屈折
率ｋ＝０．７１，膜厚２４ｎｍとしたときに、定在波効
果を最小とすることができたのも第１の実施例と同様で
ある。
率ｋ＝０．７１，膜厚２４ｎｍとしたときに、定在波効
果を最小とすることができたのも第１の実施例と同様で
ある。
【００４３】次に、反射防止膜５上に図示しないレジス
トを用い、リソグラフィーによりパターニングを行う。
ここで、リソグラフィーを行う際には、上述したように
反射防止膜５が定在波効果を最小とするので、良好なパ
ターニングを実行できる。このようにして、パターニン
グされたレジストをマスクにして、例えばＣＦ4／Ｏ2ガ
スを用いたＲＩＥにより反射防止膜５とオフセット酸化
膜４を図１０に示すようにエッチングする。レジスト
は、例えばＯ2プラズマにより剥離する。
トを用い、リソグラフィーによりパターニングを行う。
ここで、リソグラフィーを行う際には、上述したように
反射防止膜５が定在波効果を最小とするので、良好なパ
ターニングを実行できる。このようにして、パターニン
グされたレジストをマスクにして、例えばＣＦ4／Ｏ2ガ
スを用いたＲＩＥにより反射防止膜５とオフセット酸化
膜４を図１０に示すようにエッチングする。レジスト
は、例えばＯ2プラズマにより剥離する。
【００４４】次に、図１０に示した反射防止膜５とオフ
セット酸化膜４をマスクにして、例えばＣｌ2／Ｏ2ガス
を用いたＲＩＥにより第１の配線層３をエッチングす
る。ここで、反射防止膜５は、上述したようにＳｉxＯy
Ｎzで形成されているので、このエッチングにより除去
又はその膜厚が減少される。図１１には、この反射防止
膜５が除去された状態と、残存する第１の配線層３及び
オフセット酸化膜４からなる積層膜１６を示す。この図
１１に示すようにＳｉxＯyＮzで形成される反射防止膜
５が除去されることにより、この第２実施例では、該反
射防止膜５に含まれる水素、水の影響によるトランジス
タ等のデバイスの特性の劣化を防ぐことができる。
セット酸化膜４をマスクにして、例えばＣｌ2／Ｏ2ガス
を用いたＲＩＥにより第１の配線層３をエッチングす
る。ここで、反射防止膜５は、上述したようにＳｉxＯy
Ｎzで形成されているので、このエッチングにより除去
又はその膜厚が減少される。図１１には、この反射防止
膜５が除去された状態と、残存する第１の配線層３及び
オフセット酸化膜４からなる積層膜１６を示す。この図
１１に示すようにＳｉxＯyＮzで形成される反射防止膜
５が除去されることにより、この第２実施例では、該反
射防止膜５に含まれる水素、水の影響によるトランジス
タ等のデバイスの特性の劣化を防ぐことができる。
【００４５】次に、積層膜１６にＳｉＯ2もしくはＴＥ
ＯＳを厚さ１００ｎｍ〜１５０ｎｍ程堆積した後、例え
ばＣＦ4／Ｏ2ガスによりエッチバックを行って図１２に
示すようにサイドウォール７を形成する。ここで、エッ
チバックを行なう際、オーバーエッチによって、もし図
１１の時点で反射防止膜５が残っていたとしても、ほぼ
完全に除去できる。
ＯＳを厚さ１００ｎｍ〜１５０ｎｍ程堆積した後、例え
ばＣＦ4／Ｏ2ガスによりエッチバックを行って図１２に
示すようにサイドウォール７を形成する。ここで、エッ
チバックを行なう際、オーバーエッチによって、もし図
１１の時点で反射防止膜５が残っていたとしても、ほぼ
完全に除去できる。
【００４６】次に、図１３に示すようにサイドウォール
７で囲まれた領域のうち、必要な領域にｎ形の不純物例
えばリン（Ｐ）を選択的にイオン注入して上記必要な領
域におけるシリコン基板１の表面にｎ形の不純物拡散領
域１１を形成する。その後、全面に層間絶縁膜８を形成
する。
７で囲まれた領域のうち、必要な領域にｎ形の不純物例
えばリン（Ｐ）を選択的にイオン注入して上記必要な領
域におけるシリコン基板１の表面にｎ形の不純物拡散領
域１１を形成する。その後、全面に層間絶縁膜８を形成
する。
【００４７】次に、図１４に示すように層間絶縁膜８上
に図示しないレジストを形成した後、リソグラフィーで
パターニングしてコンタクトホールを形成する部分に対
応した箇所に開口を形成する。その後、上記レジスタの
開口から露出する部分を例えばＣＦ4／Ｏ2ガスによるＲ
ＩＥによりエッチングを行う。このとき、上記サイドウ
ォール７の内側に第２のサイドウォール９が形成され同
時にシリコン基板１まで達するコンタクトホール１０が
自己整合的に形成される。
に図示しないレジストを形成した後、リソグラフィーで
パターニングしてコンタクトホールを形成する部分に対
応した箇所に開口を形成する。その後、上記レジスタの
開口から露出する部分を例えばＣＦ4／Ｏ2ガスによるＲ
ＩＥによりエッチングを行う。このとき、上記サイドウ
ォール７の内側に第２のサイドウォール９が形成され同
時にシリコン基板１まで達するコンタクトホール１０が
自己整合的に形成される。
【００４８】最後に、前処理としてフッ酸で自然酸化膜
を除去した後、第２の配線層１２を例えばＣＶＤ法によ
り形成して、図１５に示すように第２実施例に係る配線
パターンが形成される。
を除去した後、第２の配線層１２を例えばＣＶＤ法によ
り形成して、図１５に示すように第２実施例に係る配線
パターンが形成される。
【００４９】以上より、この第２実施例によれば、第１
の配線層３上に形成されたオフセット酸化膜４上に反射
防止膜５を形成するので、オフセット酸化膜４形成時の
影響により該反射防止膜５が光学的に変質することがな
い。
の配線層３上に形成されたオフセット酸化膜４上に反射
防止膜５を形成するので、オフセット酸化膜４形成時の
影響により該反射防止膜５が光学的に変質することがな
い。
【００５０】また、 反射防止膜５とその下層のオフセ
ット酸化膜４をパターニングする際には、反射防止膜５
上にレジストを設けるので、定在波を抑圧でき、良好な
パターニングを行うことができる。
ット酸化膜４をパターニングする際には、反射防止膜５
上にレジストを設けるので、定在波を抑圧でき、良好な
パターニングを行うことができる。
【００５１】また、上記パターニング後に残った反射防
止膜５をマスクにして第１の配線層３を除去する際に
は、反射防止膜５も除去できるので、反射防止膜５に含
まれている水素や水も存在しなくなりトランジスタ等の
デバイスの特性劣化を防ぐことができる。
止膜５をマスクにして第１の配線層３を除去する際に
は、反射防止膜５も除去できるので、反射防止膜５に含
まれている水素や水も存在しなくなりトランジスタ等の
デバイスの特性劣化を防ぐことができる。
【００５２】なお、本発明に係る配線パターンの製造方
法は、上記第１、第２実施例にのみ限定されるものでは
ないことはいうまでもなく、例えば反射防止膜として、
プラズマＣＶＤ法により形成されるＳｉxＮy膜を用いて
もよい。
法は、上記第１、第２実施例にのみ限定されるものでは
ないことはいうまでもなく、例えば反射防止膜として、
プラズマＣＶＤ法により形成されるＳｉxＮy膜を用いて
もよい。
【００５３】
【００５４】本発明に係る配線パターンの製造方法によ
れば、第１の配線層上に絶縁膜を介して第２の配線層が
形成され該第２の配線層がコンタクトホールを介して下
層の配線層に接続される配線パターンの製造方法におい
て、上記第１の配線層上に絶縁膜、反射防止膜を順次積
層する工程と、上記反射防止膜とその下層の上記絶縁膜
をパターニングする工程と、全面に対し、エッチングを
行なって上層の反射防止膜及び露出する上記第１の配線
層を除去する工程と、残存する第１の配線層とその上層
の上記絶縁膜からなる積層膜にサイドウォールを形成す
る工程と、上記サイドウォールが形成された積層膜及び
上記下層の配線層の全面に層間絶縁膜を形成した後、上
記サイドウォールをマスクとして上記下層の配線層に通
ずるコンタクトホールを形成する工程と、上記コンタク
トホールから露出する上記下層の配線層上に上記第２の
配線層を形成する工程とを有するので、反射膜に光学的
な変質を起こさせず、定在波効果を抑圧でき、良好なパ
ターニングができ、トランジスタ等のデバイスの特性劣
化を防ぐことができる。
れば、第１の配線層上に絶縁膜を介して第２の配線層が
形成され該第２の配線層がコンタクトホールを介して下
層の配線層に接続される配線パターンの製造方法におい
て、上記第１の配線層上に絶縁膜、反射防止膜を順次積
層する工程と、上記反射防止膜とその下層の上記絶縁膜
をパターニングする工程と、全面に対し、エッチングを
行なって上層の反射防止膜及び露出する上記第１の配線
層を除去する工程と、残存する第１の配線層とその上層
の上記絶縁膜からなる積層膜にサイドウォールを形成す
る工程と、上記サイドウォールが形成された積層膜及び
上記下層の配線層の全面に層間絶縁膜を形成した後、上
記サイドウォールをマスクとして上記下層の配線層に通
ずるコンタクトホールを形成する工程と、上記コンタク
トホールから露出する上記下層の配線層上に上記第２の
配線層を形成する工程とを有するので、反射膜に光学的
な変質を起こさせず、定在波効果を抑圧でき、良好なパ
ターニングができ、トランジスタ等のデバイスの特性劣
化を防ぐことができる。
【図１】本発明の第１実施例に係る配線パターンの製造
方法で、オフセット酸化膜を形成するまでの工程を説明
するための図である。
方法で、オフセット酸化膜を形成するまでの工程を説明
するための図である。
【図２】本発明の第１実施例に係る配線パターンの製造
方法で、反射防止膜を形成するまでの工程を説明するた
めの図である。
方法で、反射防止膜を形成するまでの工程を説明するた
めの図である。
【図３】本発明の第１実施例に係る配線パターンの製造
方法で、積層膜６を形成するまでの工程を説明するため
の図である。
方法で、積層膜６を形成するまでの工程を説明するため
の図である。
【図４】本発明の第１実施例に係る配線パターンの製造
方法で、サイドウォールを形成するまでの工程を説明す
るための図である。
方法で、サイドウォールを形成するまでの工程を説明す
るための図である。
【図５】本発明の第１実施例に係る配線パターンの製造
方法で、不純物拡散領域を形成した後、層間絶縁膜を形
成するまでの工程を説明するための図である。
方法で、不純物拡散領域を形成した後、層間絶縁膜を形
成するまでの工程を説明するための図である。
【図６】本発明の第１実施例に係る配線パターンの製造
方法で、コンタクトホールを形成するまでの工程を説明
するための図である。
方法で、コンタクトホールを形成するまでの工程を説明
するための図である。
【図７】本発明の第１実施例に係る配線パターンの製造
方法で、第２の配線層を形成するまでの工程を説明する
ための図（すなわち最終的に製造された配線パターンの
構成図）である。
方法で、第２の配線層を形成するまでの工程を説明する
ための図（すなわち最終的に製造された配線パターンの
構成図）である。
【図８】第１実施例及び第２実施例で用いられる反射防
止膜に適したレジスト膜厚の設定を説明するための特性
図である。
止膜に適したレジスト膜厚の設定を説明するための特性
図である。
【図９】本発明の第２実施例に係る配線パターンの製造
方法で、反射防止膜を形成するまでの工程を説明するた
めの図である。
方法で、反射防止膜を形成するまでの工程を説明するた
めの図である。
【図１０】本発明の第２実施例に係る配線パターンの製
造方法で、反射防止膜とオフセット酸化膜をエッチング
するまでの工程を説明するための図である。
造方法で、反射防止膜とオフセット酸化膜をエッチング
するまでの工程を説明するための図である。
【図１１】本発明の第２実施例に係る配線パターンの製
造方法で、第１の配線層をエッチングする際に反射防止
膜の除去又はその膜厚の減少が行われるまでの工程を説
明するための図である。
造方法で、第１の配線層をエッチングする際に反射防止
膜の除去又はその膜厚の減少が行われるまでの工程を説
明するための図である。
【図１２】本発明の第２実施例に係る配線パターンの製
造方法で、サイドウォールを形成するまでの工程を説明
するための図である。
造方法で、サイドウォールを形成するまでの工程を説明
するための図である。
【図１３】本発明の第２実施例に係る配線パターンの製
造方法で、不純物拡散領域を形成した後、層間絶縁膜を
形成するまでの工程を説明するための図である。
造方法で、不純物拡散領域を形成した後、層間絶縁膜を
形成するまでの工程を説明するための図である。
【図１４】本発明の第２実施例に係る配線パターンの製
造方法で、コンタクトホールを形成するまでの工程を説
明するための図である。
造方法で、コンタクトホールを形成するまでの工程を説
明するための図である。
【図１５】本発明の第２実施例に係る配線パターンの製
造方法で、第２の配線層を形成するまでの工程を説明す
るための図（すなわち最終的に製造された配線パターン
の構成図）である。
造方法で、第２の配線層を形成するまでの工程を説明す
るための図（すなわち最終的に製造された配線パターン
の構成図）である。
【図１６】レジスト膜内での光の干渉を示す図である。
【図１７】レジスト膜厚に対する吸収光量を示す特性図
である。
である。
【図１８】定在波効果を説明するための特性図である。
【図１９】段差の影響を示す図である。
【図２０】従来の配線パターンの製造方法により製造さ
れた配線パターンの構成を示す構成図である。
れた配線パターンの構成を示す構成図である。
３ 第１の配線層 ４ オフセット酸化膜 ５ 反射防止膜 ６ 積層膜 ７、９ サイドウォール ８ 層間絶縁膜 １０ コンタクトホール １１ 不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/336 H01L 21/027
Claims (4)
- 【請求項１】 第１の配線層上に絶縁膜を介して第２の
配線層が形成され該第２の配線層がコンタクトホールを
介して下層の配線層に接続される配線パターンの製造方
法において、上記第１の配線層上に絶縁膜、反射防止膜
を順次積層する工程と、上記反射防止膜とその下層の上
記絶縁膜をパターニングする工程と、全面に対し、エッ
チングを行なって上層の反射防止膜及び露出する上記第
１の配線層を除去する工程と、残存する第１の配線層と
その上層の上記絶縁膜からなる積層膜にサイドウォール
を形成する工程と、上記サイドウォールが形成された積
層膜及び上記下層の配線層の全面に層間絶縁膜を形成し
た後、上記サイドウォールをマスクとして上記下層の配
線層に通ずるコンタクトホールを形成する工程と、上記
コンタクトホールから露出する上記下層の配線層上に上
記第２の配線層を形成する工程とを有することを特徴と
する配線パターンの製造方法。 - 【請求項２】 上記反射防止膜は、プラズマＣＶＤ法に
より形成されるＳｉxＯyＮz膜叉はＳｉxＮy膜であるこ
とを特徴とする請求項１記載の配線パターンの製造方
法。 - 【請求項３】 上記反射防止膜は、反射屈折率ｎ＝２．
４±０．６，吸収屈折率ｋ＝０．７±０．２であるＳｉ
xＯyＮz膜叉はＳｉxＮy膜であることを特徴とする請求
項１又は２記載の配線パターンの製造方法。 - 【請求項４】 上記下層の配線層は、不純物導入によっ
て形成された拡散領域であることを特徴とする請求項１
乃至３記載の配線パターンの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21675493A JP3284687B2 (ja) | 1993-08-31 | 1993-08-31 | 配線パターンの製造方法 |
| US08/495,268 US5643833A (en) | 1993-08-31 | 1995-06-27 | Method of making a contact hole in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21675493A JP3284687B2 (ja) | 1993-08-31 | 1993-08-31 | 配線パターンの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774170A JPH0774170A (ja) | 1995-03-17 |
| JP3284687B2 true JP3284687B2 (ja) | 2002-05-20 |
Family
ID=16693402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21675493A Expired - Lifetime JP3284687B2 (ja) | 1993-08-31 | 1993-08-31 | 配線パターンの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5643833A (ja) |
| JP (1) | JP3284687B2 (ja) |
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| JP3703885B2 (ja) * | 1995-09-29 | 2005-10-05 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| US6127262A (en) * | 1996-06-28 | 2000-10-03 | Applied Materials, Inc. | Method and apparatus for depositing an etch stop layer |
| US5930627A (en) * | 1997-05-05 | 1999-07-27 | Chartered Semiconductor Manufacturing Company, Ltd. | Process improvements in self-aligned polysilicon MOSFET technology using silicon oxynitride |
| KR100248144B1 (ko) * | 1997-06-30 | 2000-03-15 | 김영환 | 반도체 소자의 콘택 제조방법 |
| US6027959A (en) * | 1997-12-18 | 2000-02-22 | Advanced Micro Devices, Inc. | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process |
| US6165863A (en) | 1998-06-22 | 2000-12-26 | Micron Technology, Inc. | Aluminum-filled self-aligned trench for stacked capacitor structure and methods |
| US6140217A (en) * | 1998-07-16 | 2000-10-31 | International Business Machines Corporation | Technique for extending the limits of photolithography |
| US6103456A (en) * | 1998-07-22 | 2000-08-15 | Siemens Aktiengesellschaft | Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication |
| TW449872B (en) * | 1998-11-12 | 2001-08-11 | Hyundai Electronics Ind | Method for forming contacts of semiconductor devices |
| US6274426B1 (en) * | 1999-02-25 | 2001-08-14 | Taiwan Semiconductor Manufacturing Company | Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure |
| US6291296B1 (en) * | 1999-10-12 | 2001-09-18 | Advanced Micro Devices, Inc. | Method for removing anti-reflective coating layer using plasma etch process before contact CMP |
| US6136649A (en) * | 1999-10-12 | 2000-10-24 | Advanced Micro Devices, Inc. | Method for removing anti-reflective coating layer using plasma etch process after contact CMP |
| JP4058327B2 (ja) * | 2002-10-18 | 2008-03-05 | 富士通株式会社 | 半導体装置の製造方法 |
| US7005744B2 (en) * | 2003-09-22 | 2006-02-28 | International Business Machines Corporation | Conductor line stack having a top portion of a second layer that is smaller than the bottom portion |
| US9799651B2 (en) | 2015-12-18 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor structure and manufacturing method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3884698A (en) * | 1972-08-23 | 1975-05-20 | Hewlett Packard Co | Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer |
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| US4795501A (en) * | 1985-10-30 | 1989-01-03 | The Boeing Company | Single crystal, heteroepitaxial, GaAlAs/CuInSe2 tandem solar cell and method of manufacture |
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| US5037777A (en) * | 1990-07-02 | 1991-08-06 | Motorola Inc. | Method for forming a multi-layer semiconductor device using selective planarization |
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| JP3080400B2 (ja) * | 1990-11-30 | 2000-08-28 | 三菱電機株式会社 | 半導体装置 |
| JP2979651B2 (ja) * | 1990-12-28 | 1999-11-15 | ソニー株式会社 | 半導体装置の配線形成方法 |
| JP3371143B2 (ja) * | 1991-06-03 | 2003-01-27 | ソニー株式会社 | ドライエッチング方法 |
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-
1993
- 1993-08-31 JP JP21675493A patent/JP3284687B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-27 US US08/495,268 patent/US5643833A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0774170A (ja) | 1995-03-17 |
| US5643833A (en) | 1997-07-01 |
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