KR100516228B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판의 액티브 영역 상에 게이트 절연막과 다결정 실리콘층을 순차적으로 형성시키고, 상기 다결정 실리콘층 상에 식각 정지막인 질화막을 증착시키고, 상기 다결정 실리콘층의 게이트 전극 형성 영역 상에 상기 질화막의 개구부를 형성시킨다. 이때, 상기 개구부의 폭을 사진 공정 장비의 한계인 최소 사이즈(W1)로 형성시킨다. 그런 다음, 상기 개구부의 양 측벽에 질화막의 스페이서를 형성시킴으로써 상기 스페이서 사이의 간격을 상기 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킨다. 이어서, 상기 개구부에 산화막을 갭 필링시킨 후 상기 산화막을 평탄화시키고 일부 깊이로 식각시킴으로써 상기 산화막의 상부면을 상기 스페이서의 하단부에 위치시킨다. 그 다음, 상기 질화막과 스페이서를 제거시키고, 상기 산화막을 식각 마스크층으로 이용하여 상기 다결정 실리콘층을 식각시킴으로써 게이트 전극을 형성시킨다.
따라서, 본 발명은 기존의 사진 공정용 장비를 그대로 이용하면서도 게이트 전극을 상기 사진 공정용 장비의 한계인 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킬 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 기존의 사진 공정용 장비를 이용하면서도 게이트 전극을 한계 사이즈보다 작게 축소시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화를 위해 반도체 소자의 미세화가 진행됨에 따라 상기 반도체 소자를 구성하는 모스 트랜지스터가 미세화되므로 상기 모스 트랜지스터의 소소/드레인 영역과 게이트 전극도 미세화된다. 상기 게이트 전극은 고농도의 불순물이 도핑된 다결정 실리콘층의 단층으로 이루어지거나, 상기 다결정 실리콘층과 그 위의 실리사이드층으로 구성된 복층으로 이루어질 수 있다.
종래의 반도체 소자의 제조 방법은 도 1a에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성한다. 이어, 도 1b에 도시된 바와 같이, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 산화막(13)을 형성한 후 상기 게이트 산화막(13) 상에 다결정 실리콘층(15)을 형성시키고, 상기 다결정 실리콘층(15)의 게이트 전극 형성 영역 상에 식각 마스크층, 예를 들어 감광막(17)의 패턴을 형성시킨다. 그 다음에, 도 1c에 도시된 바와 같이, 상기 감광막(17)의 패턴 외측의 불필요한 다결정 실리콘층(15)과 게이트 산화막(13)을 제거시킴으로써 상기 다결정 실리콘층(15)의 게이트 전극과 게이트 산화막(13)의 패턴을 형성한다. 이후, 도 1d에 도시된 바와 같이, 도 1c의 감광막(17)의 패턴을 제거시킴으로써 상기 다결정 실리콘층(15)의 게이트 전극을 노출시킨다.
그런데, 종래의 반도체 소자의 제조 방법은 사진식각공정을 이용하여 상기 게이트 전극의 패턴을 형성하기 때문에 상기 게이트 전극의 미세화가 반도체 장비, 특히 사진공정용 장비 등의 능력에 의해 전적으로 결정될 수밖에 없다. 그 결과, 도 1b에 도시된 바와 같이, 상기 감광막(17)의 패턴의 폭은 사진공정용 장비(미도시)가 구현할 수 있는 최소 사이즈(W1)보다 작게 축소될 수 없는 한계가 있으므로 상기 다결정 실리콘층(15)의 게이트 전극의 폭은 도 1c와 도 1d에 도시된 바와 같이, 상기 최소 사이즈(W1)보다 작게 형성될 수가 없다. 그 결과, 기존의 사진공정용 장비를 이용한, 종래의 반도체 소자의 제조 방법은 반도체 소자의 고집적화에 한계가 있으므로 이를 극복하기 위해 기존의 사진공정용 장비의 한계를 초과하는, 단파장의 광원을 갖는 최신의 사진공정용 장비에 대한 구입 요구가 급증하고 있는 실정이다.
그러나, 이러한 구입 요구를 충족시키기 위해서는 상당한 경제적 비용이 소요되는데, 이는 반도체 소자의 제품 원가를 높이고 나아가 제품의 가격 경쟁력을 약화시킨다. 이러한 현실을 반영하여 기존의 사진공정용 장비를 이용하면서도 상기 장비의 한계를 극복할 수 있는 게이트 전극의 패턴을 형성하는 것이 바람직하다.
따라서, 본 발명의 목적은 기존의 반도체 제조 장비를 이용하면서도 상기 장비가 갖는 한계 사이즈 이하로 반도체 소자의 게이트 전극을 미세화시키는데 있다.
본 발명의 다른 목적은 반도체 소자의 고집적화를 이루는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 원가 절감을 이루는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 게이트 절연막과 도전층을 순차적으로 형성하는 단계; 상기 도전층 상에 제 1 절연막을 증착시킨 후 상기 도전층의 일부 영역 상에 상기 제 1 절연막의 개구부를 형성하는 단계; 상기 개구부의 측벽에 제 2 절연막의 스페이서를 형성하는 단계; 상기 스페이서 사이의 도전층 상에 제 3 절연막을 형성하는 단계; 상기 제 1 절연막과 스페이서를 제거한 후 상기 제 3 절연막을 마스크로 상기 도전층과 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계; 및 상기 제 3 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 3 절연막을 형성하는 단계는 상기 제 3 절연막의 높이가 상기 개구부의 높이보다 작도록 할 수 있다.
바람직하게는, 상기 제 3 절연막을 형성하는 단계는
상기 반도체 기판 상부 전면에 상기 제 3 절연막을 증착하고 상기 제 2 절연막의 높이까지 평탄화하여 상기 개구부에 잔류하도록 하는 단계; 상기 제 3 절연막을 일정 두께 식각하여 제거하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 3 절연막은 상기 제 1 절연막과 스페이서와의 식각 선택비가 큰 절연막으로 형성할 수 있다.
바람직하게는, 상기 제 1 절연막과 스페이서는 질화막으로 형성하며 상기 제 3 절연막은 산화막으로 형성할 수 있다.
따라서, 본 발명은 기존의 사진 공정용 장비를 그대로 이용하면서도 게이트 전극을 상기 사진 공정용 장비의 한계인 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(20), 예를 들어 단결정 실리콘 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판(20)의 필드 영역에 소자 분리막(21)을 형성시킨다. 이때, 상기 소자 분리막(21)은 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성되거나, 도면에 도시되지 않았지만 상기 샐로우 트렌치 아이솔레이션 공정 이외의 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성되는 것도 가능하다.
도 2b를 참조하면, 이어서, 상기 반도체 기판(20)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(23)을 열 산화 공정에 의해 원하는 두께로 형성시킨다.
그 다음에, 상기 게이트 산화막(23) 상에 게이트 전극을 위한 도전층, 예를 들어 고농도의 불순물이 도핑된 다결정 실리콘층(25)을 형성시킨다.
이후, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 또는 플라즈마 화학 기상 증착 공정 등을 이용하여 상기 다결정 실리콘층(25) 상에 제 1 절연막, 예를 들어 질화막(27)을 원하는 두께로 증착시킨다. 상기 질화막(27)은 도 2d에 도시된 바와 같이, 산화막(33)의 평탄화 공정에서 식각 정지막으로서의 역할을 담당한다.
여기서, 상기 질화막(27)의 두께(T)는 후속 공정에서 형성될 도 2f의 게이트 전극의 선폭을 일차적으로 결정하므로 상기 게이트 전극의 선폭을 미세화시키기 위해 상기 질화막(27)의 두께(T)를 두껍게 유지해주는 것이 바람직하다.
이어서, 사진 식각 공정을 이용하여 상기 다결정 실리콘층(25)의 게이트 전극 형성 영역 상의 질화막(27)을 제거시킴으로써 상기 질화막(27)의 개구부(28)를 형성시키고 아울러 상기 다결정 실리콘층(25)의 게이트 전극 형성 영역을 노출시킨다. 이때, 상기 개구부(28)의 폭(W1)은 반도체 제조 장비, 예를 들어 사진공정용 장비가 구현할 수 있는 최소 사이즈가 될 수 있다.
그 다음에, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 또는 플라즈마 화학 기상 증착 공정 등을 이용하여 상기 개구부(28) 내의 다결정 실리콘층(25)과 함께 상기 질화막(27)의 표면 상에 제 2 절연막, 예를 들어 상기 제 1 절연막과 동일한 재질의 절연막으로서 질화막(29)을 원하는 두께로 증착시킨다.
도 2c를 참조하면, 이후, 도 2b의 질화막(29)을 예를 들어 에치백 공정에 의해 처리함으로써 상기 개구부(28)의 양 측벽에 상기 질화막(29)으로 이루어진 스페이서(31)를 형성시킨다.
여기서, 상기 스페이서(31)의 하단부의 폭(W3)은 후속 공정에서 형성될 도 2f의 게이트 전극의 선폭을 이차적으로 결정하므로 상기 게이트 전극의 선폭을 미세화시키기 위해 상기 스페이서(31)의 하단부의 폭(W3)을 크게 유지해주는 것이 바람직하다.
따라서, 상기 스페이서(31)의 하측부 사이의 간격은 기존의 사진 공정용 장비의 구현 가능한 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소될 수가 있으므로 후속 공정에서 형성할 게이트 전극의 폭은 상기 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킬 수가 있다.
도 2d를 참조하면, 상기 개구부(28)의 다결정 실리콘층(25)과 스페이서(31) 및 질화막(27)의 표면 상에 상기 제 1, 2 절연막과의 식각 선택비가 큰 제 3 절연막, 예를 들어 산화막(33)을 증착시킴으로써 상기 개구부(28)에 상기 산화막(33)을 갭 필링(gap filling)시킨다.
이때, 상기 산화막(33)의 증착 공정으로서 플라즈마 강화 화학 기상 증착(PECVD) 공정, 상압 화학 기상 증착(APCVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP CVD) 공정 등을 사용하는 것이 가능하다.
이후, 상기 산화막(33)을 점선으로 도시된 바와 같이, 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등에 의해 상기 질화막(27)에 평탄화시킨다. 이때, 상기 평탄화된 산화막(33)의 상부면은 상기 스페이서(31)의 상단부에 위치하므로 상기 산화막(33)의 상부면의 폭은 최종적으로 형성하고자 하는 게이트 전극의 폭에 해당하는 사이즈(W2)보다 크다. 따라서, 상기 산화막(33)의 상부면의 폭을 상기 사이즈(W2)로 축소시키기 위해 상기 산화막(33)을 원하는 식각 깊이로 식각해주는 것이 요구된다. 이때, 상기 산화막(33)의 잔존 두께는 도 2f에 도시된 바와 같이, 후속의 식각 공정에서 상기 다결정 실리콘층(25)의 식각 마스크층으로서의 역할을 담당할 수 있도록 유지되어야 한다.
여기서, 상기 질화막(27) 상에 상기 산화막(33)이 잔존하지 않도록 하기 위해 상기 질화막(27) 상의 산화막(33)을 완전히 제거시켜주는 것이 바람직하다. 또한, 상기 평탄화 공정의 종료를 종료 시점 검출(End Point Detection: EPD) 시스템에 의해 검출하는 것이 바람직하다. 상기 종료 시점 검출 시스템으로는 OES(Optical Emission Spectroscopy) 방법을 적용한 종료 시점 검출 시스템과, 레이저 간섭계(Laser Interferometer)를 적용한 종료 시점 검출 시스템 중 어느 하나를 사용할 수가 있다.
이어서, 상기 산화막(33)을 습식 식각 또는 건식 식각 공정에 의해 원하는 식각 두께로 식각시킴으로써 상기 산화막(33)의 상부면을 상기 스페이서(31)의 하단부, 즉 거의 수직 기울기를 갖는 하단부에 위치하도록 낮추어준다. 따라서, 상기 산화막(33)의 상부면의 폭이 상기 사이즈(W2)로 축소될 수 있다.
도 2e를 참조하면, 이후, 습식 식각 공정 또는 건식 식각 공정을 이용하여 상기 질화막(27)과 상기 스페이서(31)를 제거시킴으로써 상기 사이즈(W2)를 갖는 산화막(33) 외측의 다결정 실리콘층(25)을 노출시킨다.
이때, 상기 질화막(27)과 상기 스페이서(31)는 상기 산화막(33) 및 다결정 실리콘층(25)과의 식각 선택비가 크므로 상기 산화막(33) 및 다결정 실리콘층(25)의 식각 손상 없이 제거시킬 수가 있다.
도 2f를 참조하면, 그런 다음에, 상기 산화막(33)을 식각 마스크층으로 이용하여 상기 다결정 실리콘층(25) 및 상기 게이트 산화막(23)을 예를 들어 건식 식각 공정에 의해 순차적으로 식각시킴으로써 상기 산화막(33) 아래에 다결정 실리콘층(25)의 게이트 전극 및 게이트 산화막(23)을 형성시키고 상기 산화막(33) 외측의 반도체 기판(20)의 액티브 영역을 노출시킨다.
따라서, 본 발명은 기존의 사진 공정용 장비를 그대로 이용하면서도 기존의 사진 공정용 장비의 한계인 최소 사이즈(W1)보다 작은 사이즈(W2)를 갖는 게이트 전극을 형성할 수가 있다.
따라서, 본 발명은 상기 게이트 전극을 미세화시킴으로써 반도체 소자의 고집적화를 시킬 수가 있고, 반도체 소자의 수율을 향상시킬 수가 있다. 또한, 고가의 최신 사진 공정용 장비를 구입에 따른 경제적 비용 부담을 해소할 수 있으므로 반도체 소자의 원가 절감을 이루고 나아가 반도체 소자의 가격 경쟁력을 강화시킬 수가 있다.
이어서, 도 2g를 참조하면, 도 2f의 산화막(33)을 습식 식각 공정 또는 건식 식각 공정에 의해 식각시킴으로써 상기 다결정 실리콘층(25)의 게이트 전극을 노출시킨다. 따라서, 본 발명의 반도체 소자의 게이트 형성 공정이 완료된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 절연막과 다결정 실리콘층을 순차적으로 형성시키고, 상기 다결정 실리콘층 상에 식각 정지막인 질화막을 증착시키고, 상기 다결정 실리콘층의 게이트 전극 형성 영역 상에 상기 질화막의 개구부를 형성시킨다. 이때, 상기 개구부의 폭을 사진 공정 장비의 한계인 최소 사이즈(W1)로 형성시킨다. 그런 다음, 상기 개구부의 양 측벽에 질화막의 스페이서를 형성시킴으로써 상기 스페이서 사이의 간격을 상기 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킨다. 이어서, 상기 개구부에 산화막을 갭 필링시킨 후 상기 산화막을 평탄화시키고 일부 깊이로 식각시킴으로써 상기 산화막의 상부면을 상기 스페이서의 하단부에 위치시킨다. 그 다음에, 상기 질화막과 스페이서를 제거시키고, 상기 산화막을 식각 마스크층으로 이용하여 상기 다결정 실리콘층을 식각시킴으로써 게이트 전극을 형성시킨다.
따라서, 본 발명은 기존의 사진 공정용 장비를 그대로 이용하면서도 게이트 전극을 상기 사진 공정용 장비의 한계인 최소 사이즈(W1)보다 작은 사이즈(W2)로 축소시킬 수가 있다.
따라서, 본 발명은 고가의 최신 사진 공정용 장비의 구입에 따른 경제적 비용 부담 없이 반도체 소자를 고집적화시킬 수가 있고 반도체 소자의 수율을 향상시킬 수가 있다. 또한, 반도체 소자의 원가 절감을 이루고 나아가 가격 경쟁력을 강화시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 게이트 전극 형성 방법을 나타낸 단면 공정도.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.

Claims (5)

  1. 반도체 기판 상에 게이트 절연막과 도전층을 순차적으로 형성하는 단계;
    상기 도전층 상에 제 1 절연막을 증착시킨 후 상기 도전층의 일부 영역 상에 상기 제 1 절연막의 개구부를 형성하는 단계;
    상기 개구부의 측벽에 제 2 절연막의 스페이서를 형성하는 단계;
    상기 스페이서 사이의 도전층 상에 제 3 절연막을 형성하는 단계;
    상기 제 1 절연막과 스페이서를 제거한 후 상기 제 3 절연막을 마스크로 상기 도전층과 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계; 및
    상기 제 3 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 3 절연막을 형성하는 단계는
    상기 제 3 절연막의 높이가 상기 개구부의 높이보다 작도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 제 3 절연막을 형성하는 단계는
    상기 반도체 기판 상부 전면에 상기 제 3 절연막을 증착하고 상기 제 2 절연막의 높이까지 평탄화하여 상기 개구부에 잔류하도록 하는 단계;
    상기 제 3 절연막을 일정 두께 식각하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 3 절연막은 상기 제 1 절연막과 스페이서와의 식각 선택비가 큰 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 제 1 절연막과 스페이서는 질화막으로 형성하며 상기 제 3 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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