JP3223616B2 - オフセット酸化膜を備えた半導体装置及びオフセット酸化膜を備えた半導体装置の製造方法 - Google Patents
オフセット酸化膜を備えた半導体装置及びオフセット酸化膜を備えた半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、オフセット酸化膜を備
えた半導体装置及びオフセット酸化膜を備えた半導体装
置の製造方法に関する。本発明は、例えば、ゲート構造
やその他配線等にセルフアラインコンタクトをとる場合
などにオフセット酸化膜を形成した半導体装置につい
て、利用することができる。
えた半導体装置及びオフセット酸化膜を備えた半導体装
置の製造方法に関する。本発明は、例えば、ゲート構造
やその他配線等にセルフアラインコンタクトをとる場合
などにオフセット酸化膜を形成した半導体装置につい
て、利用することができる。
【０００２】
【従来の技術】従来より、セルフアラインコンタクト構
造を形成する場合などに、ゲート構造等の配線上にＳｉ
Ｏ2 等の酸化膜を形成している。このような酸化膜は、
オフセット酸化膜と称されている。
造を形成する場合などに、ゲート構造等の配線上にＳｉ
Ｏ2 等の酸化膜を形成している。このような酸化膜は、
オフセット酸化膜と称されている。
【０００３】一方、近年の半導体装置の微細化・高集積
化の要請に応えるための微細加工技術の開発が進んでお
り、例えばエキシマレーザーリソグラフィはその代表的
なものであるが、かかるエキシマレーザーリソグラフィ
では、下地基板の反射が大きいため、これによるレジス
ト膜内の多重干渉効果による定在波が生じ、これにより
寸法変動がおこることが問題となっている。これを解決
する手段として、反射防止膜を形成する技術が有望視さ
れている。例えば本出願人により、ＳｉＣ、ＳｉＯ、Ｓ
ｉＯx 、Ｓｉx Ｏy Ｎz 、Ｓｉx Ｎy 等を代表的なもの
として提案している（平成４年１０月３１日提出の特許
願Ｓ９２０６８４１８参照。また、１１−１３ Ｍａｒ
ｃｈ １９９２ Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒｎ
ｉａ“Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔ
ｈｏｇｒａｐｈｙ Ｖ”（ＳＰＩＥ−Ｔｈｅ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｃｉｅｔｙ ｆｏｒ Ｏｐｔ
ｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ）所収の“Ｎｏｖｅ
ｌ ＡＲＣ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｍｅｔｈｏｄ
ｏｌｏｇｙ ｆｏｒ ＫｒＦ Ｅｘｃｉｍｅｒ Ｌａｓ
ｅｒ Ｌｉｔｈｏｇｒａｐｈｙ ａｔ Ｌｏｗ Ｋ１
Ｆａｃｔｏｒ”（Ｔｏｈｒｕ Ｏｇａｗａ，Ｍｉｔｓｕ
ｎｏｒｉ Ｋｉｍｕｒａ，Ｙｏｉｃｈｉ Ｔｏｍｏ，ａ
ｎｄ Ｔｏｓｈｉｒｏ Ｔｓｕｍｏｒｉ）参照）。
化の要請に応えるための微細加工技術の開発が進んでお
り、例えばエキシマレーザーリソグラフィはその代表的
なものであるが、かかるエキシマレーザーリソグラフィ
では、下地基板の反射が大きいため、これによるレジス
ト膜内の多重干渉効果による定在波が生じ、これにより
寸法変動がおこることが問題となっている。これを解決
する手段として、反射防止膜を形成する技術が有望視さ
れている。例えば本出願人により、ＳｉＣ、ＳｉＯ、Ｓ
ｉＯx 、Ｓｉx Ｏy Ｎz 、Ｓｉx Ｎy 等を代表的なもの
として提案している（平成４年１０月３１日提出の特許
願Ｓ９２０６８４１８参照。また、１１−１３ Ｍａｒ
ｃｈ １９９２ Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒｎ
ｉａ“Ｏｐｔｉｃａｌ／Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔ
ｈｏｇｒａｐｈｙ Ｖ”（ＳＰＩＥ−Ｔｈｅ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｓｏｃｉｅｔｙ ｆｏｒ Ｏｐｔ
ｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ）所収の“Ｎｏｖｅ
ｌ ＡＲＣ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｍｅｔｈｏｄ
ｏｌｏｇｙ ｆｏｒ ＫｒＦ Ｅｘｃｉｍｅｒ Ｌａｓ
ｅｒ Ｌｉｔｈｏｇｒａｐｈｙ ａｔ Ｌｏｗ Ｋ１
Ｆａｃｔｏｒ”（Ｔｏｈｒｕ Ｏｇａｗａ，Ｍｉｔｓｕ
ｎｏｒｉ Ｋｉｍｕｒａ，Ｙｏｉｃｈｉ Ｔｏｍｏ，ａ
ｎｄ Ｔｏｓｈｉｒｏ Ｔｓｕｍｏｒｉ）参照）。
【０００４】これらの反射防止膜は、一般に、高反射基
板上に、さらに真空プロセス（ＣＶＤ、スパッタ、蒸着
等）を経て成膜形成し、この上にフォトレジストを回転
塗布し、パターン形成を行うようにして用いられる。
板上に、さらに真空プロセス（ＣＶＤ、スパッタ、蒸着
等）を経て成膜形成し、この上にフォトレジストを回転
塗布し、パターン形成を行うようにして用いられる。
【０００５】ところで、前述したように、コンタクトの
あわせ精度を向上させるための技術として、セルフアラ
インコンタクト形成技術がある。ゲート構造についてこ
の技術を適用する場合は、オフセット酸化膜をゲート材
料である例えばゲートポリサイド上に形成し、サイドウ
ォールをつけて、コンタクトをとるようにしている。こ
れは、高集積度のＩＣをつくるために重要な技術であ
る。
あわせ精度を向上させるための技術として、セルフアラ
インコンタクト形成技術がある。ゲート構造についてこ
の技術を適用する場合は、オフセット酸化膜をゲート材
料である例えばゲートポリサイド上に形成し、サイドウ
ォールをつけて、コンタクトをとるようにしている。こ
れは、高集積度のＩＣをつくるために重要な技術であ
る。
【０００６】しかし、このような工程に上記反射防止技
術を使おうとすると、ゲート材料成膜後、反射防止膜を
形成し、さらにＳｉＯ2 オフセット酸化膜を形成し、そ
の後パターン形成を行う必要があった。
術を使おうとすると、ゲート材料成膜後、反射防止膜を
形成し、さらにＳｉＯ2 オフセット酸化膜を形成し、そ
の後パターン形成を行う必要があった。
【０００７】
【発明が解決しようとする問題点】従来のセルフアライ
ンコンタクト技術、及びその問題点について更に図面を
参照して詳述すると、次のとおりである。
ンコンタクト技術、及びその問題点について更に図面を
参照して詳述すると、次のとおりである。
【０００８】従来のセルフアラインコンタクト形成方法
を、図１８ないし図２５に示す。この従来技術は、半導
体基板１上にゲート酸化膜１１、ゲート２、オフセット
酸化膜３から成るゲート構造についてセルフアラインコ
ンタクトを形成する場合である。従来技術にあっては、
シリコン基板１上に熱酸化等でゲート酸化膜１１を形成
し（図１８。符号１２は素子分離用ロコスである）、ゲ
ート形成材料としてポリシリコン２１とタングステンシ
リサイド等のシリコン化物２２を形成していわゆるポリ
サイド構造とし（図１９）、オフセット酸化膜形成用材
料３としてＳｉＯ2 等を成膜し（図２０）、これをパタ
ーニングしてゲート２とオフセット酸化膜３を有する構
造を得、更に全面にＣＶＤＳｉＯ2 等により絶縁膜４を
形成し（図２２）、これを全面エッチバックしてサイド
ウォール５を形成し、イオン注入によりＬＤＤ領域形成
及びソースドレイン形成を行い、不純物拡散領域を形成
し、次に、ＳｉＯ2 等の層間膜をＣＶＤ等により形成
し、更に接続を形成すべき部分が開口した図２４のよう
な構造をレジスト工程等で形成してコンタクト領域を
得、配線７を形成して図２５のようなセルフアラインコ
ンタクト構造を形成する。
を、図１８ないし図２５に示す。この従来技術は、半導
体基板１上にゲート酸化膜１１、ゲート２、オフセット
酸化膜３から成るゲート構造についてセルフアラインコ
ンタクトを形成する場合である。従来技術にあっては、
シリコン基板１上に熱酸化等でゲート酸化膜１１を形成
し（図１８。符号１２は素子分離用ロコスである）、ゲ
ート形成材料としてポリシリコン２１とタングステンシ
リサイド等のシリコン化物２２を形成していわゆるポリ
サイド構造とし（図１９）、オフセット酸化膜形成用材
料３としてＳｉＯ2 等を成膜し（図２０）、これをパタ
ーニングしてゲート２とオフセット酸化膜３を有する構
造を得、更に全面にＣＶＤＳｉＯ2 等により絶縁膜４を
形成し（図２２）、これを全面エッチバックしてサイド
ウォール５を形成し、イオン注入によりＬＤＤ領域形成
及びソースドレイン形成を行い、不純物拡散領域を形成
し、次に、ＳｉＯ2 等の層間膜をＣＶＤ等により形成
し、更に接続を形成すべき部分が開口した図２４のよう
な構造をレジスト工程等で形成してコンタクト領域を
得、配線７を形成して図２５のようなセルフアラインコ
ンタクト構造を形成する。
【０００９】上記のような従来技術に反射防止膜を適用
しようとすると、図２６に示すように、ゲート形成用材
料２１，２２成膜後、反射防止膜３０を形成し、その上
にオフセット酸化膜形成材料３を成膜するという工程を
とることが要せられる。よって、工程数が増えるという
問題があった。
しようとすると、図２６に示すように、ゲート形成用材
料２１，２２成膜後、反射防止膜３０を形成し、その上
にオフセット酸化膜形成材料３を成膜するという工程を
とることが要せられる。よって、工程数が増えるという
問題があった。
【００１０】
【発明の目的】本発明は、オフセット酸化膜を備えた半
導体装置について反射防止膜を形成する際、反射防止膜
形成のための特別な工程を増やすことを不要にして成膜
を１回ですませることができるなど、工程の省略あるい
は簡略化が可能であり、コスト低減等のメリットを得る
こともできるオフセット酸化膜を備えた半導体装置及び
その製造方法を提供することを目的とする。
導体装置について反射防止膜を形成する際、反射防止膜
形成のための特別な工程を増やすことを不要にして成膜
を１回ですませることができるなど、工程の省略あるい
は簡略化が可能であり、コスト低減等のメリットを得る
こともできるオフセット酸化膜を備えた半導体装置及び
その製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１の発明は、基板
に設けたゲート上にオフセット酸化膜を備えた構造の側
壁にサイドウォールを形成してなる半導体装置におい
て、上記オフセット酸化膜は反射防止膜を兼ねるととも
に、ＳｉＯx （但し１≦ｘ＜２）から成ることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
に設けたゲート上にオフセット酸化膜を備えた構造の側
壁にサイドウォールを形成してなる半導体装置におい
て、上記オフセット酸化膜は反射防止膜を兼ねるととも
に、ＳｉＯx （但し１≦ｘ＜２）から成ることを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
【００１２】請求項２の発明は、基板に設けたゲート上
にオフセット酸化膜を備えた構造の側壁にサイドウォー
ルを形成してなる半導体装置において、上記オフセット
酸化膜は反射防止膜を兼ねるとともに、表面側がＳｉＯ
2 であり基板側がＳｉＯx （但し１≦ｘ＜２）であるこ
とを特徴とする半導体装置であって、これにより上記目
的を達成するものである。
にオフセット酸化膜を備えた構造の側壁にサイドウォー
ルを形成してなる半導体装置において、上記オフセット
酸化膜は反射防止膜を兼ねるとともに、表面側がＳｉＯ
2 であり基板側がＳｉＯx （但し１≦ｘ＜２）であるこ
とを特徴とする半導体装置であって、これにより上記目
的を達成するものである。
【００１３】請求項３の発明は、基板に設けたゲート上
にオフセット酸化膜を備えた構造の側壁にサイドウォー
ルを形成してなるとともに、上記オフセット酸化膜は反
射防止膜を兼ねている半導体装置の製造方法において、
ＳｉＯx （但し１≦ｘ＜２）を成膜し、次にその表面の
みを酸化してＳｉＯ2 化することによってオフセット酸
化膜を形成することを特徴とする半導体装置の製造方法
であって、これにより上記目的を達成するものである。
にオフセット酸化膜を備えた構造の側壁にサイドウォー
ルを形成してなるとともに、上記オフセット酸化膜は反
射防止膜を兼ねている半導体装置の製造方法において、
ＳｉＯx （但し１≦ｘ＜２）を成膜し、次にその表面の
みを酸化してＳｉＯ2 化することによってオフセット酸
化膜を形成することを特徴とする半導体装置の製造方法
であって、これにより上記目的を達成するものである。
【００１４】本発明において、ＳｉＯx 膜は、反射防止
膜を兼ねたオフセット酸化膜として機能する。
膜を兼ねたオフセット酸化膜として機能する。
【００１５】用いるＳｉＯx 膜は、反射防止機能を十分
にもたせるため、その反射屈折率と吸収屈折率につい
て、前掲の本出願人による特許出願の明細書、もしくは
前掲の報文にあるようにその最適値を設定するようにす
ることができる。
にもたせるため、その反射屈折率と吸収屈折率につい
て、前掲の本出願人による特許出願の明細書、もしくは
前掲の報文にあるようにその最適値を設定するようにす
ることができる。
【００１６】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。なお当然のことながら、本発明は実施例に
より限定を受けるものではない。
て説明する。なお当然のことながら、本発明は実施例に
より限定を受けるものではない。
【００１７】実施例１ この実施例は、ポリサイド構造のゲートを有する半導体
装置について、本発明を適用した。
装置について、本発明を適用した。
【００１８】ここでは、素子分離領域１２であるＬＯＣ
ＯＳパターンを形成し、ゲート酸化によりゲート絶縁膜
１１形成が終了した図１に示す基板１（ウェハ）に、ド
ープポリシリコン２１を３００Å形成し、次にタングス
テンシリサイド（Ｗ−Ｓｉ）２２を７００Å形成とし、
図２の構造を得た。
ＯＳパターンを形成し、ゲート酸化によりゲート絶縁膜
１１形成が終了した図１に示す基板１（ウェハ）に、ド
ープポリシリコン２１を３００Å形成し、次にタングス
テンシリサイド（Ｗ−Ｓｉ）２２を７００Å形成とし、
図２の構造を得た。
【００１９】上記構造上に、ＳｉＯx をオフセット酸化
膜材料３１として、これをプラズマＣＶＤで形成した。
ガス系はＳｉＨ4 とＮ2 Ｏ混合ガス系を用い、両者の流
量比は、４：１にした。成長温度は５００℃とした。形
成膜厚は１６００Åであり、この２５０ｎｍでの屈折率
はｎ＝２．０、ｋ＝０．８２であった。
膜材料３１として、これをプラズマＣＶＤで形成した。
ガス系はＳｉＨ4 とＮ2 Ｏ混合ガス系を用い、両者の流
量比は、４：１にした。成長温度は５００℃とした。形
成膜厚は１６００Åであり、この２５０ｎｍでの屈折率
はｎ＝２．０、ｋ＝０．８２であった。
【００２０】この構造を用いてこれをそのままプロセス
を進めていって、プロセス上あるいは電気的特性上何ら
問題はなかった。
を進めていって、プロセス上あるいは電気的特性上何ら
問題はなかった。
【００２１】即ち、パターニングを行って反射防止膜を
兼ねるオフセット酸化膜３を有する構造を得（図４）、
イオン注入後ＣＶＤ−ＳｉＯ2 等により絶縁膜４を全面
に形成して（図５）、エッチバックすることによりＬＤ
Ｄ形成用サイドウォール５を形成し（図６）、ＬＤＤイ
オン注入後更に絶縁膜６を全面に形成して（図７）、コ
ンタクト部を形成し（図８）、セルフアラインコンタク
ト構造のゲート２を得た。
兼ねるオフセット酸化膜３を有する構造を得（図４）、
イオン注入後ＣＶＤ−ＳｉＯ2 等により絶縁膜４を全面
に形成して（図５）、エッチバックすることによりＬＤ
Ｄ形成用サイドウォール５を形成し（図６）、ＬＤＤイ
オン注入後更に絶縁膜６を全面に形成して（図７）、コ
ンタクト部を形成し（図８）、セルフアラインコンタク
ト構造のゲート２を得た。
【００２２】オフセット酸化膜３に反射防止機能がある
ので、その後のＡｌ配線等の形成についても、問題のな
いパターニングを行うことができた。
ので、その後のＡｌ配線等の形成についても、問題のな
いパターニングを行うことができた。
【００２３】本実施例では、１回で反射防止膜とオフセ
ット酸化膜を成膜したので、プロセスを簡略化でき、工
程時間やコストの面でも有益であった。
ット酸化膜を成膜したので、プロセスを簡略化でき、工
程時間やコストの面でも有益であった。
【００２４】実施例２ 上記した実施例１は、ＳｉＯx 膜３そのものをオフセッ
ト酸化膜として用いたが、この実施例２ではＳｉＯx を
いったん成膜し、表層のみ部分的に酸化して用いた。
ト酸化膜として用いたが、この実施例２ではＳｉＯx を
いったん成膜し、表層のみ部分的に酸化して用いた。
【００２５】即ち本実施例では、実施例１で形成した図
３に示す基板を、酸化炉にて酸化した。ここでは、表面
から１０００Å酸化した。これは、スパッタオージェ分
析で確認をとった。これにより、オフセット酸化膜材料
３１であるＳｉＯx の表面が酸化され、ＳｉＯ2 化した
図９の構造を得た。表面酸化部をクロスハッチングで示
す。
３に示す基板を、酸化炉にて酸化した。ここでは、表面
から１０００Å酸化した。これは、スパッタオージェ分
析で確認をとった。これにより、オフセット酸化膜材料
３１であるＳｉＯx の表面が酸化され、ＳｉＯ2 化した
図９の構造を得た。表面酸化部をクロスハッチングで示
す。
【００２６】その後、これをそのままプロセスをすすめ
ていってプロセス上あるいは電気的特性上何ら問題はな
く、実施例１と同様の手段で、図１０に示す良好な反射
防止機能を有するオフセット酸化膜３を備えた構造を得
ることができた。
ていってプロセス上あるいは電気的特性上何ら問題はな
く、実施例１と同様の手段で、図１０に示す良好な反射
防止機能を有するオフセット酸化膜３を備えた構造を得
ることができた。
【００２７】実施例３ 本実施例は、次の構成で行った。ゲート絶縁膜１１及び
素子分離領域１２を形成した基板１（図１１）に、ポリ
Ｓｉ２１とＷシリサイド２２の各ゲート材料を形成し
（図１２）、これをパターニングし（図１３）、その
後、ＳｉＯx によりオフセット酸化膜３を全面に形成し
（図１４）、エッチバックして図１５のようにゲート２
をオフセット酸化膜３が囲う構造とし、その後絶縁膜６
を全面に形成して（図１６）、エッチバックによりセル
フアラインコンタクトを形成するようにした（図１
７）。
素子分離領域１２を形成した基板１（図１１）に、ポリ
Ｓｉ２１とＷシリサイド２２の各ゲート材料を形成し
（図１２）、これをパターニングし（図１３）、その
後、ＳｉＯx によりオフセット酸化膜３を全面に形成し
（図１４）、エッチバックして図１５のようにゲート２
をオフセット酸化膜３が囲う構造とし、その後絶縁膜６
を全面に形成して（図１６）、エッチバックによりセル
フアラインコンタクトを形成するようにした（図１
７）。
【００２８】本実施例によっても、実施例１と同様の反
射防止効果を得ることができた。また、実施例２に示す
ように、本例のＳｉＯx 膜を表面酸化してＳｉＯ2 化し
て実施するようにしてもよい。
射防止効果を得ることができた。また、実施例２に示す
ように、本例のＳｉＯx 膜を表面酸化してＳｉＯ2 化し
て実施するようにしてもよい。
【００２９】
【発明の効果】本発明によれば、オフセット酸化膜を備
えた半導体装置について反射防止膜を形成する際、反射
防止膜形成のための特別な工程を増やすことを不要にし
て成膜を１回ですませることができ、工程の省略あるい
は簡略化が可能である。
えた半導体装置について反射防止膜を形成する際、反射
防止膜形成のための特別な工程を増やすことを不要にし
て成膜を１回ですませることができ、工程の省略あるい
は簡略化が可能である。
【図１】実施例１の工程を示す（１）。
【図２】実施例１の工程を示す（２）。
【図３】実施例１の工程を示す（３）。
【図４】実施例１の工程を示す（４）。
【図５】実施例１の工程を示す（５）。
【図６】実施例１の工程を示す（６）。
【図７】実施例１の工程を示す（７）。
【図８】実施例１の工程を示す（８）。
【図９】実施例２の工程を示す（１）。
【図１０】実施例２の工程を示す（２）。
【図１１】実施例３の工程を示す（１）。
【図１２】実施例３の工程を示す（２）。
【図１３】実施例３の工程を示す（３）。
【図１４】実施例３の工程を示す（４）。
【図１５】実施例３の工程を示す（５）。
【図１６】実施例３の工程を示す（６）。
【図１７】実施例３の工程を示す（７）。
【図１８】従来例の工程を示す（１）。
【図１９】従来例の工程を示す（２）。
【図２０】従来例の工程を示す（３）。
【図２１】従来例の工程を示す（４）。
【図２２】従来例の工程を示す（５）。
【図２３】従来例の工程を示す（６）。
【図２４】従来例の工程を示す（７）。
【図２５】従来例の工程を示す（８）。
【図２６】従来技術の問題点を示す図である。
３ オフセット酸化膜（ＳｉＯx ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/316 H01L 21/027
Claims (3)
- 【請求項１】基板に設けたゲート上にオフセット酸化膜
を備えた構造の側壁にサイドウォールを形成してなる半
導体装置において、 上記オフセット酸化膜は反射防止膜を兼ねるとともに、
ＳｉＯx （但し１≦ｘ＜２）から成ることを特徴とする
半導体装置。 - 【請求項２】基板に設けたゲート上にオフセット酸化膜
を備えた構造の側壁にサイドウォールを形成してなる半
導体装置において、 上記オフセット酸化膜は反射防止膜を兼ねるとともに、
表面側がＳｉＯ2 であり基板側がＳｉＯx （但し１≦ｘ
＜２）であることを特徴とする 半導体装置。 - 【請求項３】基板に設けたゲート上にオフセット酸化膜
を備えた構造の側壁にサイドウォールを形成してなると
ともに、上記オフセット酸化膜は反射防止膜を兼ねてい
る半導体装置の製造方法において、 ＳｉＯx （但し１≦ｘ＜２）を成膜し、次にその表面の
みを酸化してＳｉＯ2化することによってオフセット酸
化膜を形成することを特徴とする 半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34327192A JP3223616B2 (ja) | 1992-11-30 | 1992-11-30 | オフセット酸化膜を備えた半導体装置及びオフセット酸化膜を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34327192A JP3223616B2 (ja) | 1992-11-30 | 1992-11-30 | オフセット酸化膜を備えた半導体装置及びオフセット酸化膜を備えた半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169084A JPH06169084A (ja) | 1994-06-14 |
| JP3223616B2 true JP3223616B2 (ja) | 2001-10-29 |
Family
ID=18360236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34327192A Expired - Fee Related JP3223616B2 (ja) | 1992-11-30 | 1992-11-30 | オフセット酸化膜を備えた半導体装置及びオフセット酸化膜を備えた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504193B1 (ko) * | 2002-12-12 | 2005-07-28 | 매그나칩 반도체 유한회사 | 반도체소자의 게이트 스페이서 형성방법 |
-
1992
- 1992-11-30 JP JP34327192A patent/JP3223616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169084A (ja) | 1994-06-14 |
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