JPH10233386A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH10233386A JPH10233386A JP3526797A JP3526797A JPH10233386A JP H10233386 A JPH10233386 A JP H10233386A JP 3526797 A JP3526797 A JP 3526797A JP 3526797 A JP3526797 A JP 3526797A JP H10233386 A JPH10233386 A JP H10233386A
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- pattern
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- plasma
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Abstract
(57)【要約】
【課題】 有機系材料で反射防止膜を構成した半導体装
置のパターン形成工程において、パターンに寸法変換差
を生じさせないドライエッチング方法の提供。 【解決手段】 ＷＳｉx ５ 等の酸化シリコン系材料層
とレジスト膜７との間に、レジスト膜７の露光光多重干
渉を防止し、有機系の反射防止膜６が形成されている半
導体装置をエッチバックするパターン形成工程が、チャ
ンバー内壁面の一部にＳｉＳ等の硫黄を含有する被覆膜
を形成し、例えばチャンバー内にあるウェハのクランプ
を硫黄を含有するＳｉＳ等で構成し、チャンバー内壁面
の一部に形成された被覆膜とプラズマとの接触面積を可
変とするシャッターを備えたプラズマ装置にエッチング
ガスを導入し、被覆膜がプラズマに晒される接触面積に
応じて供給される硫黄系生成物をパターンのサイドウォ
ールに堆積させ、これをサイドウォールの保護膜として
パターンの形成を行う工程であることを特徴とする。
置のパターン形成工程において、パターンに寸法変換差
を生じさせないドライエッチング方法の提供。 【解決手段】 ＷＳｉx ５ 等の酸化シリコン系材料層
とレジスト膜７との間に、レジスト膜７の露光光多重干
渉を防止し、有機系の反射防止膜６が形成されている半
導体装置をエッチバックするパターン形成工程が、チャ
ンバー内壁面の一部にＳｉＳ等の硫黄を含有する被覆膜
を形成し、例えばチャンバー内にあるウェハのクランプ
を硫黄を含有するＳｉＳ等で構成し、チャンバー内壁面
の一部に形成された被覆膜とプラズマとの接触面積を可
変とするシャッターを備えたプラズマ装置にエッチング
ガスを導入し、被覆膜がプラズマに晒される接触面積に
応じて供給される硫黄系生成物をパターンのサイドウォ
ールに堆積させ、これをサイドウォールの保護膜として
パターンの形成を行う工程であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はドライエッチング方
法に関し、さらに詳しくは、酸化シリコン系材料層とレ
ジスト膜との間に有機系材料で構成された反射防止膜が
形成されている半導体装置をエッチバックする、パター
ン形成工程を有するドライエッチング方法に関する。
法に関し、さらに詳しくは、酸化シリコン系材料層とレ
ジスト膜との間に有機系材料で構成された反射防止膜が
形成されている半導体装置をエッチバックする、パター
ン形成工程を有するドライエッチング方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）
などでは、半導体装置の高集積化および高性能化ととも
にデバイスの微細化が進展しており、その最小線幅を決
定するリソグラフィ用の露光光波長は益々短波長化され
ている。このような状況下において、サブハーフミクロ
ンをデザインルールとするデバイスの開発がターゲット
となっており、これに使用されるステッパーは波長が２
４８ｎｍであるＫｒＦエキシマレーザを光源とし、開口
率が０．３７〜０．５０のレンズが用いられている。こ
のように露光光源に単一波長の光を用いる場合、レジス
ト膜内における露光光の多重干渉による定在波効果と称
せられる現象の発生が広く知られている。すなわち、入
射光とレジストおよび基板界面からの反射光とがレジス
ト膜内で干渉するものである。この結果、レジストを光
反応させるエネルギーとなる吸収光量、すなわちレジス
ト表面の反射、基板での吸収およびレジストから射出し
た光などを除いたレジスト自体に吸収される光の量がレ
ジスト膜厚に依存して変化する。この吸収光量の変化の
度合いは、下地基板の種類や基板上の段差により微妙に
変化するため、露光して現像した後に得られるレジスト
パターンの寸法制御性を困難にする。そして、この傾向
はレジスト種に関係なく共通のものであり、パターンが
小になるに従い顕在化する。このような定在波効果を有
効に抑制する手段として、反射防止膜を形成した後にパ
ターニングすることが行われている。
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）
などでは、半導体装置の高集積化および高性能化ととも
にデバイスの微細化が進展しており、その最小線幅を決
定するリソグラフィ用の露光光波長は益々短波長化され
ている。このような状況下において、サブハーフミクロ
ンをデザインルールとするデバイスの開発がターゲット
となっており、これに使用されるステッパーは波長が２
４８ｎｍであるＫｒＦエキシマレーザを光源とし、開口
率が０．３７〜０．５０のレンズが用いられている。こ
のように露光光源に単一波長の光を用いる場合、レジス
ト膜内における露光光の多重干渉による定在波効果と称
せられる現象の発生が広く知られている。すなわち、入
射光とレジストおよび基板界面からの反射光とがレジス
ト膜内で干渉するものである。この結果、レジストを光
反応させるエネルギーとなる吸収光量、すなわちレジス
ト表面の反射、基板での吸収およびレジストから射出し
た光などを除いたレジスト自体に吸収される光の量がレ
ジスト膜厚に依存して変化する。この吸収光量の変化の
度合いは、下地基板の種類や基板上の段差により微妙に
変化するため、露光して現像した後に得られるレジスト
パターンの寸法制御性を困難にする。そして、この傾向
はレジスト種に関係なく共通のものであり、パターンが
小になるに従い顕在化する。このような定在波効果を有
効に抑制する手段として、反射防止膜を形成した後にパ
ターニングすることが行われている。
【０００３】上記した反射防止膜としては有機系と無機
系の材料があり、有機系材料は露光光波長に対して吸収
性を有する色素を含有したものであり、下地からの反射
を完全にカットすることが可能である。一方、無機系材
料としてはＴｉＮやＳｉＯxＮy Ｈが知られており、こ
のうちＣＶＤガス条件の制御により所望の光学定数
（（ｎ（反射屈折率）、ｋ（吸収屈折率））が得られる
ＳｉＯx Ｎy Ｈは、本出願人が先に特開平６−１９６４
００号公報明細書「反射防止膜の条件決定方法、反射防
止膜の形成方法、新規な反射防止膜を用いたレジストパ
ターン形成方法、及び薄膜形成方法」に示したように、
有望視されている。
系の材料があり、有機系材料は露光光波長に対して吸収
性を有する色素を含有したものであり、下地からの反射
を完全にカットすることが可能である。一方、無機系材
料としてはＴｉＮやＳｉＯxＮy Ｈが知られており、こ
のうちＣＶＤガス条件の制御により所望の光学定数
（（ｎ（反射屈折率）、ｋ（吸収屈折率））が得られる
ＳｉＯx Ｎy Ｈは、本出願人が先に特開平６−１９６４
００号公報明細書「反射防止膜の条件決定方法、反射防
止膜の形成方法、新規な反射防止膜を用いたレジストパ
ターン形成方法、及び薄膜形成方法」に示したように、
有望視されている。
【０００４】しかしながら、有機系材料を反射防止膜に
使用する場合にはドライエッチング工程において幾つか
のクリアしなければならない問題点がある。それは、反
射防止膜の組成がレジストと近いため、Ｏ2 を主体とし
たガス系を用いると反射防止膜のエッチングする際のレ
ジスト減りが激しく、下層にある本来の被エッチング物
をエッチングする際には既にレジストが後退していると
いう問題が生じる。具体的な一例を挙げれば、半導体装
置の概略断面図である図９（ａ）および（ｂ）に示した
ように、ＬＯＣＯＳ３の形成やワード線９ａ、ビット線
９ｂおよび配線プラグ９ｃで構成されるＤＲＡＭセルの
形成によって生じた段差部では、塗布される有機系の反
射防止膜６の膜厚が凸部であるＬＯＣＯＳ３やＤＲＡＭ
形成領域上では小となり他の部位では大となる膜厚差が
生じる。この状態でエッチングを行うと、反射防止膜６
の膜厚が小である部分では過剰なオーバーエッチングと
なり、顕著なパターン細りが生じて寸法変換差が大とな
る虞がある。
使用する場合にはドライエッチング工程において幾つか
のクリアしなければならない問題点がある。それは、反
射防止膜の組成がレジストと近いため、Ｏ2 を主体とし
たガス系を用いると反射防止膜のエッチングする際のレ
ジスト減りが激しく、下層にある本来の被エッチング物
をエッチングする際には既にレジストが後退していると
いう問題が生じる。具体的な一例を挙げれば、半導体装
置の概略断面図である図９（ａ）および（ｂ）に示した
ように、ＬＯＣＯＳ３の形成やワード線９ａ、ビット線
９ｂおよび配線プラグ９ｃで構成されるＤＲＡＭセルの
形成によって生じた段差部では、塗布される有機系の反
射防止膜６の膜厚が凸部であるＬＯＣＯＳ３やＤＲＡＭ
形成領域上では小となり他の部位では大となる膜厚差が
生じる。この状態でエッチングを行うと、反射防止膜６
の膜厚が小である部分では過剰なオーバーエッチングと
なり、顕著なパターン細りが生じて寸法変換差が大とな
る虞がある。
【０００５】
【発明が解決しようとする課題】本発明の課題は、有機
系材料で反射防止膜を構成した半導体装置のパターン形
成工程において、パターンに寸法変換差を生じさせない
ドライエッチング方法を提供することである。
系材料で反射防止膜を構成した半導体装置のパターン形
成工程において、パターンに寸法変換差を生じさせない
ドライエッチング方法を提供することである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のドライエッチング方法では、ＷＳｉx やＳ
ｉＯ2 などで構成された酸化シリコン系材料層とレジス
ト膜との間に、レジスト膜における露光光の多重干渉を
防止し、有機系材料で構成された反射防止膜が形成され
ている半導体装置をエッチバックする、パターン形成工
程を有するドライエッチング方法であって、このパター
ン形成工程が、チャンバー内壁面の一部にＳｉＳ、Ｓｉ
Ｓ2、（ＳＮ）x（ｘは２以上の整数）などの硫黄を含有
する被覆膜を形成し、例えばチャンバー内にあるウェハ
などの半導体装置を保持するクランプを硫黄を含有する
ＳｉＳ、ＳｉＳ2、（ＳＮ）x（ｘは２以上の整数）の何
れか一種で構成し、チャンバー内壁面の一部に形成され
た被覆膜とプラズマとの接触面積を可変とするシャッタ
ーを備えたプラズマ装置にエッチングガスを導入し、被
覆膜がプラズマに晒される接触面積に応じて供給される
硫黄または硫黄系生成物をパターンのサイドウォールに
硫黄系堆積物として堆積させ、これをサイドウォールの
保護膜としてパターンの形成を行う工程であることを特
徴とする。または上記したパターン形成工程の後に、半
導体基板を９０℃以上加温し、レジスト膜、反射防止膜
およびサイドウォールに形成された保護膜を除去する除
去工程とを有することを特徴とする。
に、本発明のドライエッチング方法では、ＷＳｉx やＳ
ｉＯ2 などで構成された酸化シリコン系材料層とレジス
ト膜との間に、レジスト膜における露光光の多重干渉を
防止し、有機系材料で構成された反射防止膜が形成され
ている半導体装置をエッチバックする、パターン形成工
程を有するドライエッチング方法であって、このパター
ン形成工程が、チャンバー内壁面の一部にＳｉＳ、Ｓｉ
Ｓ2、（ＳＮ）x（ｘは２以上の整数）などの硫黄を含有
する被覆膜を形成し、例えばチャンバー内にあるウェハ
などの半導体装置を保持するクランプを硫黄を含有する
ＳｉＳ、ＳｉＳ2、（ＳＮ）x（ｘは２以上の整数）の何
れか一種で構成し、チャンバー内壁面の一部に形成され
た被覆膜とプラズマとの接触面積を可変とするシャッタ
ーを備えたプラズマ装置にエッチングガスを導入し、被
覆膜がプラズマに晒される接触面積に応じて供給される
硫黄または硫黄系生成物をパターンのサイドウォールに
硫黄系堆積物として堆積させ、これをサイドウォールの
保護膜としてパターンの形成を行う工程であることを特
徴とする。または上記したパターン形成工程の後に、半
導体基板を９０℃以上加温し、レジスト膜、反射防止膜
およびサイドウォールに形成された保護膜を除去する除
去工程とを有することを特徴とする。
【０００７】上述した手段によれば、パターンのサイド
ウォールに堆積する硫黄系堆積物がエッチング時におけ
るサイドウォール保護膜として寄与し、過剰なオーバー
エッチングが行われた場合でも寸法変換差を生じさせな
い作用があり、パターンの微細化を図ることができる。
ウォールに堆積する硫黄系堆積物がエッチング時におけ
るサイドウォール保護膜として寄与し、過剰なオーバー
エッチングが行われた場合でも寸法変換差を生じさせな
い作用があり、パターンの微細化を図ることができる。
【０００８】
【発明の実施の形態】以下、一例として本発明をゲート
電極またはＤＲＡＭの記憶ノードの形成工程に適用した
具体的な実施例について、半導体装置の概略断面図であ
る図１〜図５とエッチャーの概略断面図である図６〜図
８を参照して説明する。なお、図中の構成要素で従来の
技術と同様の構造を成しているものについては、同一の
参照符号を付すものとする。
電極またはＤＲＡＭの記憶ノードの形成工程に適用した
具体的な実施例について、半導体装置の概略断面図であ
る図１〜図５とエッチャーの概略断面図である図６〜図
８を参照して説明する。なお、図中の構成要素で従来の
技術と同様の構造を成しているものについては、同一の
参照符号を付すものとする。
【０００９】実施例１ 本実施例は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔ
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）型のエッチャーを用い
て、ＬＯＣＯＳの形成によって形成された段差部にゲー
ト電極を形成する工程に適用した一例であり、これを図
１（ａ）〜（ｃ）、図１（ｃ）に続く図２（ｄ）〜
（ｅ）、図２（ｅ）に続く図３（ｆ）〜（ｇ）およびＥ
ＣＲ型エッチャーの一例を示した概略断面図である図６
を参照して説明する。
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）型のエッチャーを用い
て、ＬＯＣＯＳの形成によって形成された段差部にゲー
ト電極を形成する工程に適用した一例であり、これを図
１（ａ）〜（ｃ）、図１（ｃ）に続く図２（ｄ）〜
（ｅ）、図２（ｅ）に続く図３（ｆ）〜（ｇ）およびＥ
ＣＲ型エッチャーの一例を示した概略断面図である図６
を参照して説明する。
【００１０】先ず、図１（ａ）に示したように、シリコ
ン基板１上にＳｉＯ2 で構成され、素子分離となるＬＯ
ＣＯＳ３および絶縁膜２を従来法、例えばレジストパタ
ーニング、ドライエッチングおよび熱酸化処理により形
成した後、例えば減圧ＣＶＤ法を用いて、膜厚が１００
ｎｍのポリシリコン膜４を絶縁膜２およびＬＯＣＯＳ３
上に形成した。なお、絶縁膜２の膜厚は５ｎｍである。
ン基板１上にＳｉＯ2 で構成され、素子分離となるＬＯ
ＣＯＳ３および絶縁膜２を従来法、例えばレジストパタ
ーニング、ドライエッチングおよび熱酸化処理により形
成した後、例えば減圧ＣＶＤ法を用いて、膜厚が１００
ｎｍのポリシリコン膜４を絶縁膜２およびＬＯＣＯＳ３
上に形成した。なお、絶縁膜２の膜厚は５ｎｍである。
【００１１】次に、図１（ｂ）に示したように、例えば
プラズマＣＶＤ法を用いて、膜厚が１００ｎｍのＷＳｉ
x ５をポリシリコン膜４上に形成した。
プラズマＣＶＤ法を用いて、膜厚が１００ｎｍのＷＳｉ
x ５をポリシリコン膜４上に形成した。
【００１２】次に、図１（ｃ）に示したように、有機系
材料（本実施例では商品名ＤＵＶ−１１、Ｂｒｅｗｅｒ
Ｓｃｉｅｎｃｅ社製を用いた）の反射防止剤をスピン
コートでＷＳｉx ５上に、ＬＯＣＯＳ３上での膜厚が７
０ｎｍ、他の部位の膜厚が１５０ｎｍとなるように塗布
し、反射防止膜６を形成した。
材料（本実施例では商品名ＤＵＶ−１１、Ｂｒｅｗｅｒ
Ｓｃｉｅｎｃｅ社製を用いた）の反射防止剤をスピン
コートでＷＳｉx ５上に、ＬＯＣＯＳ３上での膜厚が７
０ｎｍ、他の部位の膜厚が１５０ｎｍとなるように塗布
し、反射防止膜６を形成した。
【００１３】次に、図２（ｄ）に示したように、例えば
エキシマレーザステッパーを用いて０．２５μｍ幅のレ
ジスト膜７を反射防止膜６上に形成した。
エキシマレーザステッパーを用いて０．２５μｍ幅のレ
ジスト膜７を反射防止膜６上に形成した。
【００１４】次に、例えば図６の概略断面図に示した構
造を有するＥＣＲ型のエッチャーを用いて、一例として
下記条件で有機系材料で構成された反射防止膜６のエッ
チングを行ったところ、図２（ｅ）に示したように、Ｗ
Ｓｉx ５の界面までエッチングが行われ、段差部での反
射防止膜６の残りは見られなかった。この際、ＳｉＳで
表面コーティングされたチェンバー内壁１９およびＳｉ
Ｓで構成されたクランプ１６がプラズマに晒されたこと
により生じた硫黄系堆積物８がパターンのサイドウォー
ル保護膜として寄与し、過剰なオーバーエッチングが行
われた部分でもパターンの細りは全く生じなかった。
造を有するＥＣＲ型のエッチャーを用いて、一例として
下記条件で有機系材料で構成された反射防止膜６のエッ
チングを行ったところ、図２（ｅ）に示したように、Ｗ
Ｓｉx ５の界面までエッチングが行われ、段差部での反
射防止膜６の残りは見られなかった。この際、ＳｉＳで
表面コーティングされたチェンバー内壁１９およびＳｉ
Ｓで構成されたクランプ１６がプラズマに晒されたこと
により生じた硫黄系堆積物８がパターンのサイドウォー
ル保護膜として寄与し、過剰なオーバーエッチングが行
われた部分でもパターンの細りは全く生じなかった。
【００１５】 ガス Ｏ2 ＝３０ＳＣＣＭ 圧力 １．０Ｐａ マイクロ波出力 １２００Ｗ ＲＦバイアス １００Ｗ（８００ｋＨｚ） ウェハ温度 −２０℃ エッチング量 ２００ｎｍ シャッター開度 １００％ ここで言うシャッター開度とは、図６におけるシャッタ
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中の硫黄系生成物の相対量を制御する重要なパラメータ
である。同図ではシャッター開度がほぼ２０％の状態を
示している。
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中の硫黄系生成物の相対量を制御する重要なパラメータ
である。同図ではシャッター開度がほぼ２０％の状態を
示している。
【００１６】次に、例えば図６に示したＥＣＲ型のエッ
チャーを用いて、一例として下記条件でＷＳｉx ５およ
びポリシリコン膜４のエッチングを行い、図３（ｆ）に
示したようなパターンを形成することができた。
チャーを用いて、一例として下記条件でＷＳｉx ５およ
びポリシリコン膜４のエッチングを行い、図３（ｆ）に
示したようなパターンを形成することができた。
【００１７】 ガス Ｃｌ2 ／Ｏ2 ＝８０／８ＳＣＣＭ 圧力 ０．４Ｐａ マイクロ波出力 ９００Ｗ ＲＦバイアス（８００ｋＨｚ） ８０Ｗ（メインエッチング） ３０Ｗ（オーバーエッチング） ウェハ温度 ２０℃ オーバーエッチング ２０％ シャッター開度 ０％
【００１８】次に、例えばアッシング処理を行い、レジ
スト膜７、反射防止膜６および硫黄系堆積物８を除去す
ることにより、図３（ｇ）に示したように、寸法変換差
のない微細ゲート電極パターンを形成することができ
た。
スト膜７、反射防止膜６および硫黄系堆積物８を除去す
ることにより、図３（ｇ）に示したように、寸法変換差
のない微細ゲート電極パターンを形成することができ
た。
【００１９】実施例２ 本実施例は、ＭＣＲ（Ｍａｇｎｅｔｉｃａｌｌｙ Ｃｏ
ｎｆｉｎｅｄ Ｒｅａｃｔｏｒ）型のエッチャーを用い
て、ＬＯＣＯＳの形成によって形成された段差部にゲー
ト電極を形成する工程に適用した一例であり、これを再
び図１（ａ）〜（ｃ）、図１（ｃ）に続く図２（ｄ）〜
（ｅ）、図２（ｅ）に続く図３（ｆ）〜（ｇ）およびＭ
ＣＲ型エッチャーの一例を示した概略断面図である図７
を参照して説明する。なお、本実施例におけるレジスト
膜７を形成するまでの工程は、実施例１において図１
（ａ）〜（ｃ）および図２（ｄ）を参照して説明した事
例と同様であり、重複する説明を省略する。
ｎｆｉｎｅｄ Ｒｅａｃｔｏｒ）型のエッチャーを用い
て、ＬＯＣＯＳの形成によって形成された段差部にゲー
ト電極を形成する工程に適用した一例であり、これを再
び図１（ａ）〜（ｃ）、図１（ｃ）に続く図２（ｄ）〜
（ｅ）、図２（ｅ）に続く図３（ｆ）〜（ｇ）およびＭ
ＣＲ型エッチャーの一例を示した概略断面図である図７
を参照して説明する。なお、本実施例におけるレジスト
膜７を形成するまでの工程は、実施例１において図１
（ａ）〜（ｃ）および図２（ｄ）を参照して説明した事
例と同様であり、重複する説明を省略する。
【００２０】図２（ｄ）に示したように、０．２５μｍ
幅にパターニングされたレジスト膜７が形成されたサン
プルを、例えば図７の概略断面図に示した構造を有する
ＭＣＲ型のエッチャーを用いて、一例として下記条件で
有機系材料で構成された反射防止膜６のエッチングを行
ったところ、図２（ｅ）に示したように、ＷＳｉx ５の
界面までエッチングが行われ、段差部での反射防止膜６
の残りは見られなかった。この際、ＳｉＳ2 で表面コー
ティングされたチェンバー内壁１９およびＳｉＳ2 で構
成されたクランプ１６がプラズマに晒されたことにより
生じた硫黄系堆積物８がパターンのサイドウォール保護
膜として寄与し、過剰なオーバーエッチングが行われた
部分でもパターンの細りは全く生じなかった。また、本
実施例ではＡｒガスにより希釈してスパッタ成分のエッ
チングを促進するとともにサイドエッチングを抑制する
ので、硫黄系堆積物８の生成が比較的少なくてもバラン
ス良くエッチバックを行うことができた。このことによ
り、実施例１の事例と比較して室温に近いウェハ温度で
のプロセスが可能になった。
幅にパターニングされたレジスト膜７が形成されたサン
プルを、例えば図７の概略断面図に示した構造を有する
ＭＣＲ型のエッチャーを用いて、一例として下記条件で
有機系材料で構成された反射防止膜６のエッチングを行
ったところ、図２（ｅ）に示したように、ＷＳｉx ５の
界面までエッチングが行われ、段差部での反射防止膜６
の残りは見られなかった。この際、ＳｉＳ2 で表面コー
ティングされたチェンバー内壁１９およびＳｉＳ2 で構
成されたクランプ１６がプラズマに晒されたことにより
生じた硫黄系堆積物８がパターンのサイドウォール保護
膜として寄与し、過剰なオーバーエッチングが行われた
部分でもパターンの細りは全く生じなかった。また、本
実施例ではＡｒガスにより希釈してスパッタ成分のエッ
チングを促進するとともにサイドエッチングを抑制する
ので、硫黄系堆積物８の生成が比較的少なくてもバラン
ス良くエッチバックを行うことができた。このことによ
り、実施例１の事例と比較して室温に近いウェハ温度で
のプロセスが可能になった。
【００２１】 ガス Ｏ2 ／Ａｒ＝２０／５０ＳＣＣＭ 圧力 １．０Ｐａ マイクロ波出力 １０００Ｗ ＲＦバイアス ５０Ｗ（４５０ｋＨｚ） ウェハ温度 ０℃ エッチング量 ２００ｎｍ シャッター開度 ８０％ ここで言うシャッター開度とは、図７におけるシャッタ
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ５０％の状態を示
している。
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ５０％の状態を示
している。
【００２２】次に、例えば図７に示したＥＣＲ型のエッ
チャーを用いて、一例として下記条件でＷＳｉx ５およ
びポリシリコン膜４のエッチングを行い、図３（ｆ）に
示したようなパターンを形成することができた。
チャーを用いて、一例として下記条件でＷＳｉx ５およ
びポリシリコン膜４のエッチングを行い、図３（ｆ）に
示したようなパターンを形成することができた。
【００２３】 ガス Ｃｌ2 ／Ｏ2 ＝８０／２ＳＣＣＭ 圧力 ０．３Ｐａ マイクロ波出力 ９００Ｗ ＲＦバイアス（４５０ｋＨｚ） ６０Ｗ（メインエッチング） ２０Ｗ（オーバーエッチング） ウェハ温度 ７０℃ オーバーエッチング ２０％ シャッター開度 ０％
【００２４】次に、例えばアッシング処理を行い、レジ
スト膜７、反射防止膜６および硫黄系堆積物８を除去す
ることにより、図３（ｇ）に示したように、寸法変換差
のない微細ゲート電極パターンを形成することができ
た。
スト膜７、反射防止膜６および硫黄系堆積物８を除去す
ることにより、図３（ｇ）に示したように、寸法変換差
のない微細ゲート電極パターンを形成することができ
た。
【００２５】実施例３ 本実施例は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔ
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）型のエッチャーを用い
て、ワード線、ビット線および配線プラグが形成される
ＤＲＡＭ形成領域の段差部に記憶ノードを形成する工程
に適用した一例であり、これを図４（ａ）〜（ｂ）、図
４（ｂ）に続く図５（ｃ）〜（ｄ）およびＥＣＲ型エッ
チャーの一例を示した概略断面図である図６を参照して
説明する。
ｒｏｎ Ｒｅｓｏｎａｎｃｅ）型のエッチャーを用い
て、ワード線、ビット線および配線プラグが形成される
ＤＲＡＭ形成領域の段差部に記憶ノードを形成する工程
に適用した一例であり、これを図４（ａ）〜（ｂ）、図
４（ｂ）に続く図５（ｃ）〜（ｄ）およびＥＣＲ型エッ
チャーの一例を示した概略断面図である図６を参照して
説明する。
【００２６】先ず、図４（ａ）に示したように、例えば
高融点金属のタングステンで構成されたＷ層と多結晶シ
リコン膜で構成されたワード線９ａ、例えば同様にＷ層
と多結晶シリコン膜で構成されたビット線９ｂ、例えば
多結晶シリコンで構成された配線プラグ９ｃを有する層
間絶縁膜１０上に、例えば減圧ＣＶＤ法を用いてシリン
ダ型記憶ノードの底になる膜厚が１００ｎｍのポリシリ
コン膜４を形成した。さらに、プラズマＣＶＤ法を用い
て層間絶縁膜１０をポリシリコン膜４上に６００ｎｍ形
成した。
高融点金属のタングステンで構成されたＷ層と多結晶シ
リコン膜で構成されたワード線９ａ、例えば同様にＷ層
と多結晶シリコン膜で構成されたビット線９ｂ、例えば
多結晶シリコンで構成された配線プラグ９ｃを有する層
間絶縁膜１０上に、例えば減圧ＣＶＤ法を用いてシリン
ダ型記憶ノードの底になる膜厚が１００ｎｍのポリシリ
コン膜４を形成した。さらに、プラズマＣＶＤ法を用い
て層間絶縁膜１０をポリシリコン膜４上に６００ｎｍ形
成した。
【００２７】次に、図４（ｂ）に示したように、有機系
材料（本実施例では商品名ＤＵＶ−１１、Ｂｒｅｗｅｒ
Ｓｃｉｅｎｃｅ社製を用いた）の反射防止剤をスピン
コートでＤＲＡＭ形成領域９上での膜厚が７０ｎｍ、他
の部位の膜厚が２５０ｎｍとなるように層間絶縁膜１０
上に塗布して反射防止膜６を形成した後、例えばエキシ
マレーザステッパーを用いて０．２５μｍ幅のレジスト
膜７を反射防止膜６上に形成した。
材料（本実施例では商品名ＤＵＶ−１１、Ｂｒｅｗｅｒ
Ｓｃｉｅｎｃｅ社製を用いた）の反射防止剤をスピン
コートでＤＲＡＭ形成領域９上での膜厚が７０ｎｍ、他
の部位の膜厚が２５０ｎｍとなるように層間絶縁膜１０
上に塗布して反射防止膜６を形成した後、例えばエキシ
マレーザステッパーを用いて０．２５μｍ幅のレジスト
膜７を反射防止膜６上に形成した。
【００２８】次に、例えば図６の概略断面図に示した構
造を有するＥＣＲ型のエッチャーを用いて、一例として
下記条件で有機系材料で構成された反射防止膜６、層間
絶縁膜１０およびポリシリコン膜４のエッチングを行っ
たところ、図５（ｃ）に示したように、層間絶縁膜１０
の界面までエッチングが行われ、段差部での反射防止膜
６、層間絶縁膜１０およびポリシリコン膜４の残りは見
られなかった。この際、ＳｉＳで表面コーティングされ
たチェンバー内壁１９およびＳｉＳで構成されたクラン
プ１６がプラズマに晒されたことにより生じた硫黄系堆
積物８がパターンのサイドウォール保護膜として寄与
し、周辺部の膜厚や有機系材料で構成された反射防止膜
６を除去する過剰なオーバーエッチングが行われた部分
でもパターンの細りは全く生じなかった。また、Ｎ2 と
反応して比較的安定な（ＳＮ）x ポリマーも生成される
ので、室温に近いウェハ温度でのプロセスが可能となっ
た。
造を有するＥＣＲ型のエッチャーを用いて、一例として
下記条件で有機系材料で構成された反射防止膜６、層間
絶縁膜１０およびポリシリコン膜４のエッチングを行っ
たところ、図５（ｃ）に示したように、層間絶縁膜１０
の界面までエッチングが行われ、段差部での反射防止膜
６、層間絶縁膜１０およびポリシリコン膜４の残りは見
られなかった。この際、ＳｉＳで表面コーティングされ
たチェンバー内壁１９およびＳｉＳで構成されたクラン
プ１６がプラズマに晒されたことにより生じた硫黄系堆
積物８がパターンのサイドウォール保護膜として寄与
し、周辺部の膜厚や有機系材料で構成された反射防止膜
６を除去する過剰なオーバーエッチングが行われた部分
でもパターンの細りは全く生じなかった。また、Ｎ2 と
反応して比較的安定な（ＳＮ）x ポリマーも生成される
ので、室温に近いウェハ温度でのプロセスが可能となっ
た。
【００２９】反射防止膜６のエッチングステップ ガス Ｏ2 ／Ｎ2 ＝４０／１０ＳＣＣＭ 圧力 １．０Ｐａ マイクロ波出力 １２００Ｗ ＲＦバイアス １００Ｗ（８００ｋＨｚ） ウェハ温度 ０℃ エッチング量 ３００ｎｍ シャッター開度 １００％
【００３０】 層間絶縁膜１０のエッチングステップ ガス ＣＨＦ3 ／Ｏ2 ＝１００／１０ＳＣＣＭ 圧力 ０．４Ｐａ マイクロ波出力 １２００Ｗ ＲＦバイアス ３００Ｗ（８００ｋＨｚ） ウェハ温度 ０℃ オーバーエッチング ２０％ シャッター開度 ０％
【００３１】 ポリシリコン膜４のエッチングステップ ガス Ｃｌ2 ＝５０ＳＣＣＭ 圧力 ０．４Ｐａ マイクロ波出力 ９００Ｗ ＲＦバイアス（８００ｋＨｚ） ８０Ｗ（メインエッチング） ３０Ｗ（オーバーエッチング） ウェハ温度 ０℃ オーバーエッチング ２０％ シャッター開度 ０％ ここで言うシャッター開度とは、図６におけるシャッタ
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ２０％の状態を示
している。
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ２０％の状態を示
している。
【００３２】次に、例えばアッシング処理を行い、レジ
スト膜７、反射防止膜６および（ＳＮ）x を含む硫黄系
堆積物８を除去した後、例えば減圧ＣＶＤ法を用いてシ
リンダ型記憶ノードのサイドウォールとなる多結晶シリ
コン１１を７０ｎｍ形成してエッチバックすれば、図５
（ｄ）に示したように、良好なシリンダ形状を有する記
憶ノードを形成することができた。
スト膜７、反射防止膜６および（ＳＮ）x を含む硫黄系
堆積物８を除去した後、例えば減圧ＣＶＤ法を用いてシ
リンダ型記憶ノードのサイドウォールとなる多結晶シリ
コン１１を７０ｎｍ形成してエッチバックすれば、図５
（ｄ）に示したように、良好なシリンダ形状を有する記
憶ノードを形成することができた。
【００３３】実施例４ 本実施例は、ヘリコン波プラズマ型のエッチャーを用い
て、ワード線、ビット線および配線プラグが形成される
ＤＲＡＭ形成領域の段差部に記憶ノードを形成する工程
に適用した一例であり、これを再び図４（ａ）〜
（ｂ）、図４（ｂ）に続く図５（ｃ）〜（ｄ）およびヘ
リコン波プラズマ型エッチャーの一例を示した概略断面
図である図８を参照して説明する。なお、本実施例にお
けるレジスト膜７を形成するまでの工程は、実施例３に
おいて図４（ａ）〜（ｂ）を参照して説明した事例と同
様であり、重複する説明を省略する。
て、ワード線、ビット線および配線プラグが形成される
ＤＲＡＭ形成領域の段差部に記憶ノードを形成する工程
に適用した一例であり、これを再び図４（ａ）〜
（ｂ）、図４（ｂ）に続く図５（ｃ）〜（ｄ）およびヘ
リコン波プラズマ型エッチャーの一例を示した概略断面
図である図８を参照して説明する。なお、本実施例にお
けるレジスト膜７を形成するまでの工程は、実施例３に
おいて図４（ａ）〜（ｂ）を参照して説明した事例と同
様であり、重複する説明を省略する。
【００３４】図４（ｂ）に示したように、０．２５μｍ
幅にパターニングされたレジスト膜７が形成されたサン
プルを、例えば図８の概略断面図に示した構造のヘリコ
ン波プラズマ型のエッチャーを用いて、一例として下記
条件で有機系材料で構成された反射防止膜６、層間絶縁
膜１０およびポリシリコン膜４のエッチングを行ったと
ころ、図５（ｃ）に示したように、層間絶縁膜１０の界
面までエッチングが連続して行われ、段差部での反射防
止膜６、層間絶縁膜１０およびポリシリコン膜４の残り
は見られなかった。この際、（ＳＮ）x で表面コーティ
ングされたチェンバー内壁１９および（ＳＮ）x で構成
されたクランプ１６がプラズマに晒されたことにより生
じた硫黄系堆積物８がパターンのサイドウォール保護膜
として寄与し、周辺部の膜厚や有機系材料で構成された
反射防止膜６を除去する過剰なオーバーエッチングが行
われた部分でもパターンの細りは全く生じなかった。ま
た、硫黄系堆積物８に比較的安定な（ＳＮ）x ポリマー
を使用したので、室温に近いウェハ温度でのプロセスが
可能となった。
幅にパターニングされたレジスト膜７が形成されたサン
プルを、例えば図８の概略断面図に示した構造のヘリコ
ン波プラズマ型のエッチャーを用いて、一例として下記
条件で有機系材料で構成された反射防止膜６、層間絶縁
膜１０およびポリシリコン膜４のエッチングを行ったと
ころ、図５（ｃ）に示したように、層間絶縁膜１０の界
面までエッチングが連続して行われ、段差部での反射防
止膜６、層間絶縁膜１０およびポリシリコン膜４の残り
は見られなかった。この際、（ＳＮ）x で表面コーティ
ングされたチェンバー内壁１９および（ＳＮ）x で構成
されたクランプ１６がプラズマに晒されたことにより生
じた硫黄系堆積物８がパターンのサイドウォール保護膜
として寄与し、周辺部の膜厚や有機系材料で構成された
反射防止膜６を除去する過剰なオーバーエッチングが行
われた部分でもパターンの細りは全く生じなかった。ま
た、硫黄系堆積物８に比較的安定な（ＳＮ）x ポリマー
を使用したので、室温に近いウェハ温度でのプロセスが
可能となった。
【００３５】反射防止膜６のエッチングステップ ガス Ｏ2 ／Ｓ2 Ｆ2 ＝４０／２０ＳＣＣＭ 圧力 １．０Ｐａ マイクロ波出力 １２００Ｗ ＲＦバイアス ５０Ｗ（４００ｋＨｚ） ウェハ温度 ０℃ エッチング量 ３００ｎｍ シャッター開度 １００％
【００３６】 層間絶縁膜１０のエッチングステップ ガス Ｃ4 Ｆ8 ／Ｏ2 ＝１００／１０ＳＣＣＭ 圧力 ０．４Ｐａ マイクロ波出力 １２００Ｗ ＲＦバイアス ２００Ｗ（４００ｋＨｚ） ウェハ温度 ０℃ オーバーエッチング ２０％ シャッター開度 ０％
【００３７】 ポリシリコン膜４のエッチングステップ ガス Ｃｌ2 ／Ｏ2 ＝５０／５ＳＣＣＭ 圧力 ０．４Ｐａ マイクロ波出力 ９００Ｗ ＲＦバイアス（４００ｋＨｚ） ７０Ｗ（メインエッチング） ２０Ｗ（オーバーエッチング） ウェハ温度 ０℃ オーバーエッチング ２０％ シャッター開度 ０％ ここで言うシャッター開度とは、図８におけるシャッタ
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ５０％の状態を示
している。
ー２０の制御（図中の矢印方向の移動により制御する）
によるチェンバー内壁１９の露出面積であり、プラズマ
中のＳ系生成物の相対量を制御する重要なパラメータで
ある。同図ではシャッター開度がほぼ５０％の状態を示
している。
【００３８】次に、例えばアッシング処理を行い、レジ
スト膜７、反射防止膜６および（ＳＮ）x を主成分とす
る硫黄系堆積物８を除去した後、例えば減圧ＣＶＤ法を
用いてシリンダ型記憶ノードのサイドウォールとなる多
結晶シリコン膜１１を７０ｎｍ形成してエッチバックす
れば、図５（ｄ）に示したように、良好なシリンダ形状
を有する記憶ノードを形成することができた。
スト膜７、反射防止膜６および（ＳＮ）x を主成分とす
る硫黄系堆積物８を除去した後、例えば減圧ＣＶＤ法を
用いてシリンダ型記憶ノードのサイドウォールとなる多
結晶シリコン膜１１を７０ｎｍ形成してエッチバックす
れば、図５（ｄ）に示したように、良好なシリンダ形状
を有する記憶ノードを形成することができた。
【００３９】以上、本発明は上記した実施例に限定され
るものでなく、プラズマ源、装置の構成、サンプル構造
およびエッチングガスなどのプロセス条件は本発明の主
旨を逸脱しない範囲で適宜選択することができる。
るものでなく、プラズマ源、装置の構成、サンプル構造
およびエッチングガスなどのプロセス条件は本発明の主
旨を逸脱しない範囲で適宜選択することができる。
【００４０】
【発明の効果】本発明のドライエッチング方法によれ
ば、パターンのサイドウォールに堆積する硫黄系堆積物
がエッチング時におけるサイドウォール保護膜として寄
与し、過剰なオーバーエッチングが行われた場合でも寸
法変換差を生じさせないので、パターンの微細化を図る
ことができる。
ば、パターンのサイドウォールに堆積する硫黄系堆積物
がエッチング時におけるサイドウォール保護膜として寄
与し、過剰なオーバーエッチングが行われた場合でも寸
法変換差を生じさせないので、パターンの微細化を図る
ことができる。
【図１】 本発明の実施例１および２のプロセスを工程
順に示したものであり、（ａ）〜（ｃ）は半導体装置の
概略断面図である。
順に示したものであり、（ａ）〜（ｃ）は半導体装置の
概略断面図である。
【図２】 （ｄ）〜（ｅ）は、図１（ｃ）に続いて工程
順を示した半導体装置の概略断面図である。
順を示した半導体装置の概略断面図である。
【図３】 （ｆ）〜（ｇ）は、図２（ｅ）に続いて工程
順を示した半導体装置の概略断面図である。
順を示した半導体装置の概略断面図である。
【図４】 本発明の実施例３および４のプロセスを工程
順に示したものであり、（ａ）〜（ｂ）は半導体装置の
概略断面図である。
順に示したものであり、（ａ）〜（ｂ）は半導体装置の
概略断面図である。
【図５】 （ｃ）〜（ｄ）は、図４（ｂ）に続いて工程
順を示した半導体装置の概略断面図である。
順を示した半導体装置の概略断面図である。
【図６】 本発明の実施例１および３に適用したＥＣＲ
型エッチャーの概略断面図である。
型エッチャーの概略断面図である。
【図７】 本発明の実施例２に適用したＭＣＲ型エッチ
ャーの概略断面図である。
ャーの概略断面図である。
【図８】 本発明の実施例４に適用したヘリコン波プラ
ズマ型エッチャーの概略断面図である。
ズマ型エッチャーの概略断面図である。
【図９】 従来例を示し、（ａ）および（ｂ）は半導体
装置の概略断面図である。
装置の概略断面図である。
１…シリコン基板、２…絶縁膜、３…ＬＯＣＯＳ、４…
ポリシリコン膜、５…ＷＳｉx 、６…反射防止膜、７…
レジスト膜、８…硫黄系堆積物、９…ＤＲＡＭ形成領
域、９ａ…ワード線、９ｂ…ビット線、９ｃ…配線プラ
グ、１０…層間絶縁膜、１１…多結晶シリコン膜、１２
…導波管、１３…石英ベルジャー、１４…ソレノイドコ
イル、１５…ウェハ、１６…クランプ、１７…ウェハス
テージ、１８…高周波電源、１９…チェンバー内壁、２
０…シャッター、２１…マグネトロン、２２…マルチポ
ール磁石
ポリシリコン膜、５…ＷＳｉx 、６…反射防止膜、７…
レジスト膜、８…硫黄系堆積物、９…ＤＲＡＭ形成領
域、９ａ…ワード線、９ｂ…ビット線、９ｃ…配線プラ
グ、１０…層間絶縁膜、１１…多結晶シリコン膜、１２
…導波管、１３…石英ベルジャー、１４…ソレノイドコ
イル、１５…ウェハ、１６…クランプ、１７…ウェハス
テージ、１８…高周波電源、１９…チェンバー内壁、２
０…シャッター、２１…マグネトロン、２２…マルチポ
ール磁石
Claims (5)
- 【請求項１】 酸化シリコン系材料層とレジスト膜との
間に、有機系材料で構成された反射防止膜が形成されて
いる半導体装置をエッチバックする、パターン形成工程
を有するドライエッチング方法であって、 前記パターン形成工程が、 チャンバー内壁面の一部に硫黄を含有する被覆膜を形成
し、 前記チャンバー内の構成物を硫黄含有材で構成し、 前記被覆膜とプラズマとの接触面積を可変とするシャッ
ターを備えたプラズマ装置にエッチングガスを導入し前
記接触面積に応じて供給される硫黄または硫黄系生成物
を前記パターンのサイドウォールに堆積させた保護膜を
形成しながら行う工程であることを特徴とするドライエ
ッチング方法。 - 【請求項２】 酸化シリコン系材料層とレジスト膜との
間に、有機系材料で構成された反射防止膜が形成されて
いる半導体装置をエッチバックするドライエッチング方
法であって、 チャンバー内壁面の一部に硫黄を含有する被覆膜を形成
し、 前記チャンバー内の構成物を硫黄含有材で構成し、 前記被覆膜とプラズマとの接触面積を可変とするシャッ
ターを備えたプラズマ装置にエッチングガスを導入し前
記接触面積に応じて供給される硫黄または硫黄系生成物
を前記パターンのサイドウォールに堆積させた保護膜を
形成しながら行うパターン形成工程と、 半導体基板を９０℃以上加温し、前記レジスト膜、前記
反射防止膜および前記保護膜を除去する除去工程とを有
することを特徴とするドライエッチング方法。 - 【請求項３】 前記被覆膜がＳｉＳ、ＳｉＳ2、（Ｓ
Ｎ）x（ｘは２以上の整数）のうちの少なくとも一種を
含有することを特徴とする請求項１ないし２の何れかに
記載のドライエッチング方法。 - 【請求項４】 前記構成物が前記半導体装置のクランプ
であり、前記クランプがＳｉＳ、ＳｉＳ2、（ＳＮ）
x（ｘは２以上の整数）の何れか一種を含有するもので
あることを特徴とする請求項１ないし２の何れかに記載
のドライエッチング方法。 - 【請求項５】 前記パターン形成工程が、前記半導体装
置の温度を室温以下に制御して行う工程であることを特
徴とする請求項１ないし２の何れかに記載のドライエッ
チング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3526797A JPH10233386A (ja) | 1997-02-19 | 1997-02-19 | ドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3526797A JPH10233386A (ja) | 1997-02-19 | 1997-02-19 | ドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233386A true JPH10233386A (ja) | 1998-09-02 |
Family
ID=12437036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3526797A Pending JPH10233386A (ja) | 1997-02-19 | 1997-02-19 | ドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233386A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164626A (ja) * | 2002-06-27 | 2009-07-23 | Tokyo Electron Ltd | プラズマ処理方法 |
-
1997
- 1997-02-19 JP JP3526797A patent/JPH10233386A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164626A (ja) * | 2002-06-27 | 2009-07-23 | Tokyo Electron Ltd | プラズマ処理方法 |
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