JP2658959B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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-
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に微細なパターンを制御性よく形成
できる半導体素子の構造とその製造方法に関する。
製造方法に関し、特に微細なパターンを制御性よく形成
できる半導体素子の構造とその製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このように半導体デバイスの高
集積化に伴って、半導体素子の寸法はますます微細化さ
れる。そして、ゲート電極幅や拡散層幅あるいは配線間
を接続するためのコンタクト孔の寸法の縮小および半導
体素子を構成する材料の膜厚の低減が特に重要になって
くる。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このように半導体デバイスの高
集積化に伴って、半導体素子の寸法はますます微細化さ
れる。そして、ゲート電極幅や拡散層幅あるいは配線間
を接続するためのコンタクト孔の寸法の縮小および半導
体素子を構成する材料の膜厚の低減が特に重要になって
くる。
【０００３】このように微細化される半導体素子の構成
要素パターン寸法のバラツキ、その中でも特にゲート電
極幅のバラツキは、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタと呼称する）の特性に最も
大きな影響を与える。また、配線間を接続するコンタク
ト孔において、その寸法の縮小とアスペクト比の増大は
半導体素子の信頼性の確保を難しくするようになる。こ
のため、これらの寸法のバラツキの低減が半導体デバイ
ス製造にとり必須になる。
要素パターン寸法のバラツキ、その中でも特にゲート電
極幅のバラツキは、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタと呼称する）の特性に最も
大きな影響を与える。また、配線間を接続するコンタク
ト孔において、その寸法の縮小とアスペクト比の増大は
半導体素子の信頼性の確保を難しくするようになる。こ
のため、これらの寸法のバラツキの低減が半導体デバイ
ス製造にとり必須になる。
【０００４】このように、半導体素子の微細化ととも
に、上記のような半導体素子の構成要素パターンの寸法
の高度な制御が最も重要になってくる。
に、上記のような半導体素子の構成要素パターンの寸法
の高度な制御が最も重要になってくる。
【０００５】以下、この半導体素子の製造方法を図９と
図１０に基づいて説明する。図９および図１０はゲート
電極あるいはゲート電極配線の製造方法を工程順に示す
断面図である。
図１０に基づいて説明する。図９および図１０はゲート
電極あるいはゲート電極配線の製造方法を工程順に示す
断面図である。
【０００６】図９（ａ）に示すように、シリコン基板１
０１上に熱酸化法によるパッド酸化膜１０２の形成およ
びその上層にＬＰＣＶＤ（減圧の化学気相成長）法によ
るシリコン窒化膜の形成がそれぞれ行われる。そして、
フォトリソグラフィ技術とドライエッチング技術により
素子分離領域となる領域のシリコン窒化膜は除去され、
マスク窒化膜１０３が形成される。続いて、図９（ｂ）
に示すように、熱酸化法により素子分離領域となる領域
のシリコン基板１０１がマスク窒化膜１０３をマスクに
して選択的に酸化され、フィールド酸化膜１０４が形成
される。
０１上に熱酸化法によるパッド酸化膜１０２の形成およ
びその上層にＬＰＣＶＤ（減圧の化学気相成長）法によ
るシリコン窒化膜の形成がそれぞれ行われる。そして、
フォトリソグラフィ技術とドライエッチング技術により
素子分離領域となる領域のシリコン窒化膜は除去され、
マスク窒化膜１０３が形成される。続いて、図９（ｂ）
に示すように、熱酸化法により素子分離領域となる領域
のシリコン基板１０１がマスク窒化膜１０３をマスクに
して選択的に酸化され、フィールド酸化膜１０４が形成
される。
【０００７】次に、マスク窒化膜１０３上に形成される
薄いシリコン酸化膜が、バッファード弗酸溶液でのウェ
ットエッチングで除去される。続いて、マスク窒化膜１
０３が、高温のリン酸溶液でのエッチング除去される。
そして、パッド酸化膜１０２がバッファード弗酸溶液で
エッチング除去される。このようにして、図９（ｃ）に
示すようにシリコン基板１０１が選択的に露出される。
薄いシリコン酸化膜が、バッファード弗酸溶液でのウェ
ットエッチングで除去される。続いて、マスク窒化膜１
０３が、高温のリン酸溶液でのエッチング除去される。
そして、パッド酸化膜１０２がバッファード弗酸溶液で
エッチング除去される。このようにして、図９（ｃ）に
示すようにシリコン基板１０１が選択的に露出される。
【０００８】そして、上記の一連のウェットエッチング
でフィールド酸化膜１０４もエッチングされその膜厚は
減少する。ここで、前述のマスク窒化膜１０３表面のシ
リコン酸化膜のエッチング、マスク窒化膜１０３のエッ
チングおよびパッド酸化膜１０２のエッチングの工程処
理の時間は、これらの絶縁膜の完全な除去を考慮して設
定される。このために、前述した膜厚の減少後のフィー
ルド酸化膜１０４の膜厚の制御は不十分となっている。
でフィールド酸化膜１０４もエッチングされその膜厚は
減少する。ここで、前述のマスク窒化膜１０３表面のシ
リコン酸化膜のエッチング、マスク窒化膜１０３のエッ
チングおよびパッド酸化膜１０２のエッチングの工程処
理の時間は、これらの絶縁膜の完全な除去を考慮して設
定される。このために、前述した膜厚の減少後のフィー
ルド酸化膜１０４の膜厚の制御は不十分となっている。
【０００９】次に、図１０（ａ）に示すように、シリコ
ン基板１０１の露出した表面に熱酸化法によりゲート酸
化膜１０５が形成される。そして、ＬＰＣＶＤ法とスパ
ッタ法によりポリサイド膜１０６が堆積される。このポ
リサイド膜１０６に拡散法あるいはイオン注入法でリン
不純物が導入されている。続いて、感光性のフォトレジ
スト膜１０７が全面に塗布される。ここで、この感光性
のフォトレジストは公知のポジ型の感光性レジストであ
る。
ン基板１０１の露出した表面に熱酸化法によりゲート酸
化膜１０５が形成される。そして、ＬＰＣＶＤ法とスパ
ッタ法によりポリサイド膜１０６が堆積される。このポ
リサイド膜１０６に拡散法あるいはイオン注入法でリン
不純物が導入されている。続いて、感光性のフォトレジ
スト膜１０７が全面に塗布される。ここで、この感光性
のフォトレジストは公知のポジ型の感光性レジストであ
る。
【００１０】このフォトレジスト膜の塗布において、図
１０（ａ）に示すように、フィールド酸化膜１０４領域
上のフォトレジスト膜厚をｄ1 ’としゲート酸化膜１０
５領域上のフォトレジスト膜厚をｄ0 ’とすると、
ｄ1 ’はｄ0 ’に比べて下地段差だけ小さくなる。ここ
で、下地段差はフィールド酸化膜１０４表面とゲート酸
化膜１０５表面間の差であり、この値は図１０（ａ）に
示すＳ0 である。
１０（ａ）に示すように、フィールド酸化膜１０４領域
上のフォトレジスト膜厚をｄ1 ’としゲート酸化膜１０
５領域上のフォトレジスト膜厚をｄ0 ’とすると、
ｄ1 ’はｄ0 ’に比べて下地段差だけ小さくなる。ここ
で、下地段差はフィールド酸化膜１０４表面とゲート酸
化膜１０５表面間の差であり、この値は図１０（ａ）に
示すＳ0 である。
【００１１】次に、縮小投影露光装置（以下、ステッパ
ーと呼称する）によりマスク投影パターン１０８の転写
がフォトレジスト膜１０７に対して行われる。ここで、
マスク投影パターン１０８の寸法をＬ0 とする。また、
ステッパーの感光照射光１０９には波長が３６５ｎｍの
ｉ線が用いられるものとする。このようにして、図１０
（ｂ）に示すように、レジストパターン１１０および１
１１が形成されるようになる。ここで、ゲート酸化膜１
０５領域上に形成される前述のレジストパターン１１０
の寸法をＬ1 ’とし、フィールド酸化膜１０４領域上に
形成されるレジストパターン１１１の寸法をＬ2 ’とす
る。
ーと呼称する）によりマスク投影パターン１０８の転写
がフォトレジスト膜１０７に対して行われる。ここで、
マスク投影パターン１０８の寸法をＬ0 とする。また、
ステッパーの感光照射光１０９には波長が３６５ｎｍの
ｉ線が用いられるものとする。このようにして、図１０
（ｂ）に示すように、レジストパターン１１０および１
１１が形成されるようになる。ここで、ゲート酸化膜１
０５領域上に形成される前述のレジストパターン１１０
の寸法をＬ1 ’とし、フィールド酸化膜１０４領域上に
形成されるレジストパターン１１１の寸法をＬ2 ’とす
る。
【００１２】次に、これらのレジストパターン１１０お
よび１１１をエッチングのマスクにして、前述のポリサ
イド膜１０６がドライエッチングされる。このようにし
て、図１０（ｃ）に示すように、能動素子領域上すなわ
ちゲート酸化膜１０５上にゲート電極１１２が、素子分
離領域上すなわちフィールド酸化膜１０４上にゲート電
極配線１１３が形成されるようになる。
よび１１１をエッチングのマスクにして、前述のポリサ
イド膜１０６がドライエッチングされる。このようにし
て、図１０（ｃ）に示すように、能動素子領域上すなわ
ちゲート酸化膜１０５上にゲート電極１１２が、素子分
離領域上すなわちフィールド酸化膜１０４上にゲート電
極配線１１３が形成されるようになる。
【００１３】
【発明が解決しようとする課題】上述した従来の技術で
は、フィールド酸化膜１０４表面とゲート酸化膜１０５
表面との段差Ｓ0 がフォトリソグラフィ工程とは無関係
に決定されていた。一般に、素子分離領域には寄生のＭ
ＯＳトランジスタが形成されるが、この寄生のＭＯＳト
ランジスタのしきい値電圧が充分に高くなるようにフィ
ールド酸化膜１０４の膜厚が設定される。そして、フィ
ールド酸化膜１０４とゲート酸化膜１０５表面間に生じ
る段差は無制御のままである。
は、フィールド酸化膜１０４表面とゲート酸化膜１０５
表面との段差Ｓ0 がフォトリソグラフィ工程とは無関係
に決定されていた。一般に、素子分離領域には寄生のＭ
ＯＳトランジスタが形成されるが、この寄生のＭＯＳト
ランジスタのしきい値電圧が充分に高くなるようにフィ
ールド酸化膜１０４の膜厚が設定される。そして、フィ
ールド酸化膜１０４とゲート酸化膜１０５表面間に生じ
る段差は無制御のままである。
【００１４】それゆえ、能動素子領域上のフォトレジス
ト膜の膜厚をｄ0 ’とした場合に素子分離領域上のフォ
トレジスト膜厚がｄ1 ’（＝ｄ0 ’−Ｓ0 ）となること
に起因して、大別し以下のような２つの問題が生じてい
た。
ト膜の膜厚をｄ0 ’とした場合に素子分離領域上のフォ
トレジスト膜厚がｄ1 ’（＝ｄ0 ’−Ｓ0 ）となること
に起因して、大別し以下のような２つの問題が生じてい
た。
【００１５】その第１は以下の通りである。能動素子領
域上と素子分離領域上とで同一の寸法Ｌ0 のマスク投影
パターン１０８を転写する場合、露光・現像後の能動素
子領域上のレジストパターン１１０の寸法がＬ0 になる
ように露光条件が設定されるとする。この時、素子分離
領域上のフォトレジスト膜厚は先述したように能動素子
領域上のそれより薄くなるために、素子分離領域上に形
成されるレジストパターン１１１の寸法Ｌ2 ’は能動素
子領域上のレジストパターン１１０の寸法Ｌ1’より小
さくなる。そして、この間にＬ1 ’−Ｌ2 ’の大きな寸
法偏差が生じるようになる。例えば、先述したようにポ
リサイド膜上でｉ線を用いて露光を行う場合に、縮小投
影したマスク投影パターン１０８の寸法が０．５μｍの
同一パターンであり、Ｌ1 ’が０．５μｍになるように
設定されるときＬ2 ’は０．４μｍと２０％程度小さく
なる。そして、配線抵抗が増大し半導体デバイス設計上
不利な状況になる。このような寸法の偏差は、設計の寸
法がさらに減少し０．２μｍ程度とデイープサブミクロ
ン領域になるとさらに顕著になる。
域上と素子分離領域上とで同一の寸法Ｌ0 のマスク投影
パターン１０８を転写する場合、露光・現像後の能動素
子領域上のレジストパターン１１０の寸法がＬ0 になる
ように露光条件が設定されるとする。この時、素子分離
領域上のフォトレジスト膜厚は先述したように能動素子
領域上のそれより薄くなるために、素子分離領域上に形
成されるレジストパターン１１１の寸法Ｌ2 ’は能動素
子領域上のレジストパターン１１０の寸法Ｌ1’より小
さくなる。そして、この間にＬ1 ’−Ｌ2 ’の大きな寸
法偏差が生じるようになる。例えば、先述したようにポ
リサイド膜上でｉ線を用いて露光を行う場合に、縮小投
影したマスク投影パターン１０８の寸法が０．５μｍの
同一パターンであり、Ｌ1 ’が０．５μｍになるように
設定されるときＬ2 ’は０．４μｍと２０％程度小さく
なる。そして、配線抵抗が増大し半導体デバイス設計上
不利な状況になる。このような寸法の偏差は、設計の寸
法がさらに減少し０．２μｍ程度とデイープサブミクロ
ン領域になるとさらに顕著になる。
【００１６】その第２は以下の通りである。素子分離領
域上のレジストパターン１１１の寸法を制御してその寸
法Ｌ2 ’がＬ0 になるように露光の条件が設定される場
合、レジストパターン１１０の寸法Ｌ1 ’はＬ0 ’より
大きくなるが、その値は下地段差すなわちＳ0 のでき上
がりの値に大きく影響される。すなわち、能動素子領域
上のレジストパターン１１０の寸法のバラツキが大きく
なる。このバラツキはゲート電極１１２の寸法のバラツ
キとなり、ＭＯＳトランジスタの特性のバラツキを引き
おこし半導体装置の信頼性の低下につながる。
域上のレジストパターン１１１の寸法を制御してその寸
法Ｌ2 ’がＬ0 になるように露光の条件が設定される場
合、レジストパターン１１０の寸法Ｌ1 ’はＬ0 ’より
大きくなるが、その値は下地段差すなわちＳ0 のでき上
がりの値に大きく影響される。すなわち、能動素子領域
上のレジストパターン１１０の寸法のバラツキが大きく
なる。このバラツキはゲート電極１１２の寸法のバラツ
キとなり、ＭＯＳトランジスタの特性のバラツキを引き
おこし半導体装置の信頼性の低下につながる。
【００１７】本発明の目的は、上記のような問題点を解
決し、微細化あるいは高集積化される半導体装置の製造
を容易にするとともに、高品質の半導体装置を提供する
ものである。
決し、微細化あるいは高集積化される半導体装置の製造
を容易にするとともに、高品質の半導体装置を提供する
ものである。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上の半導体装置を形成する半導
体素子の構成要素パターンが、前記半導体基板上の第１
の領域上と第２の領域上とに形成され、前記第１の領域
と第２の領域との間にその値がＳとなる段差を有し、感
光性のフォトレジスト膜をパターニングするフォトリソ
グラフィで用いる感光用照射光の波長をλとし、ｍを正
の整数とし、ｎを前記フォトレジスト膜の屈折率とする
とき、Ｓ値がＳ＝ｍλ／２ｎになるように設定される。
体装置では、半導体基板上の半導体装置を形成する半導
体素子の構成要素パターンが、前記半導体基板上の第１
の領域上と第２の領域上とに形成され、前記第１の領域
と第２の領域との間にその値がＳとなる段差を有し、感
光性のフォトレジスト膜をパターニングするフォトリソ
グラフィで用いる感光用照射光の波長をλとし、ｍを正
の整数とし、ｎを前記フォトレジスト膜の屈折率とする
とき、Ｓ値がＳ＝ｍλ／２ｎになるように設定される。
【００１９】具体的には、前記第１の領域が能動素子の
形成される前記半導体基板の表面であり、前記第２の領
域が半導体基板の表面に形成されたフィールド酸化膜の
表面である。
形成される前記半導体基板の表面であり、前記第２の領
域が半導体基板の表面に形成されたフィールド酸化膜の
表面である。
【００２０】あるいは、前記第１の領域が半導体基板表
面に形成された導電型がＮ型の拡散層であり、前記第２
の領域が前記半導体基板表面に形成された導電型がＰ型
の拡散層である。
面に形成された導電型がＮ型の拡散層であり、前記第２
の領域が前記半導体基板表面に形成された導電型がＰ型
の拡散層である。
【００２１】あるいは、前記第１の領域がダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセ
ル部の形成される半導体基板表面であり、前記第２の領
域が前記ＤＲＡＭの周辺回路部の形成される前記半導体
基板表面である。
・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセ
ル部の形成される半導体基板表面であり、前記第２の領
域が前記ＤＲＡＭの周辺回路部の形成される前記半導体
基板表面である。
【００２２】あるいは、前記第１の領域が前記半導体基
板表面の拡散層上に堆積される層間絶縁膜表面であり、
前記第２の領域がＭＯＳトランジスタのゲート電極上に
堆積される層間絶縁膜表面である。
板表面の拡散層上に堆積される層間絶縁膜表面であり、
前記第２の領域がＭＯＳトランジスタのゲート電極上に
堆積される層間絶縁膜表面である。
【００２３】そして、この半導体装置の製造方法は、半
導体基板の表面に選択的にフィールド酸化膜が形成され
る工程と、前記半導体基板の表面と前記フィールド酸化
膜の表面との段差ＳがＳ＝ｍλ／２ｎになる程度に前記
フィールド酸化膜がエッチングされる工程と、前記半導
体基板の表面にＭＯＳトランジスタのゲート酸化膜とゲ
ート電極用の導電体薄膜が積層して形成される工程と、
前記導電体薄膜上にフォトレジスト膜が塗布され前記フ
ォトレジスト膜に前記ゲート電極用の光学パターンが投
影される工程とを含む。
導体基板の表面に選択的にフィールド酸化膜が形成され
る工程と、前記半導体基板の表面と前記フィールド酸化
膜の表面との段差ＳがＳ＝ｍλ／２ｎになる程度に前記
フィールド酸化膜がエッチングされる工程と、前記半導
体基板の表面にＭＯＳトランジスタのゲート酸化膜とゲ
ート電極用の導電体薄膜が積層して形成される工程と、
前記導電体薄膜上にフォトレジスト膜が塗布され前記フ
ォトレジスト膜に前記ゲート電極用の光学パターンが投
影される工程とを含む。
【００２４】または、この製造方法は、前記層間絶縁膜
が成膜される工程と、前記層間絶縁膜の表面に金属薄膜
が成膜される工程と、前記金属薄膜上にフォトレジスト
膜が塗布され前記フォトレジスト膜に配線用コンタクト
孔の光学パターンが投影される工程とを含む。
が成膜される工程と、前記層間絶縁膜の表面に金属薄膜
が成膜される工程と、前記金属薄膜上にフォトレジスト
膜が塗布され前記フォトレジスト膜に配線用コンタクト
孔の光学パターンが投影される工程とを含む。
【００２５】
【実施例】次に、図面を参照して本発明を説明する。本
発明の半導体装置の構造に関してはその製造方法で説明
できるので、本発明の第１の実施例は、図１と図２に示
す製造方法の工程順の断面図に基づいて以下に説明され
る。
発明の半導体装置の構造に関してはその製造方法で説明
できるので、本発明の第１の実施例は、図１と図２に示
す製造方法の工程順の断面図に基づいて以下に説明され
る。
【００２６】従来の技術で説明したと同様に、図１
（ａ）に示すように、シリコン基板１上に熱酸化法によ
る膜厚１５ｎｍのパッド酸化膜２の形成およびその上層
にＬＰＣＶＤ法によるシリコン窒化膜の形成がそれぞれ
行われる。そして、フォトリソグラフィ技術とドライエ
ッチング技術により素子分離領域となる領域のシリコン
窒化膜は除去され、マスク窒化膜３が形成される。続い
て、図１（ｂ）に示すように、熱酸化法により素子分離
領域となる領域のシリコン基板１がマスク窒化膜３をマ
スクにして選択的に酸化され、フィールド酸化膜４が形
成される。ここで、フィールド酸化膜厚は４００ｎｍに
設定される。
（ａ）に示すように、シリコン基板１上に熱酸化法によ
る膜厚１５ｎｍのパッド酸化膜２の形成およびその上層
にＬＰＣＶＤ法によるシリコン窒化膜の形成がそれぞれ
行われる。そして、フォトリソグラフィ技術とドライエ
ッチング技術により素子分離領域となる領域のシリコン
窒化膜は除去され、マスク窒化膜３が形成される。続い
て、図１（ｂ）に示すように、熱酸化法により素子分離
領域となる領域のシリコン基板１がマスク窒化膜３をマ
スクにして選択的に酸化され、フィールド酸化膜４が形
成される。ここで、フィールド酸化膜厚は４００ｎｍに
設定される。
【００２７】次に、マスク窒化膜３上に形成される薄い
シリコン酸化膜が、バッファード弗酸溶液でのウェット
エッチングで除去される。続いて、マスク窒化膜３が、
高温のリン酸溶液でのエッチング除去される。そして、
パッド酸化膜２がバッファード弗酸溶液でエッチング除
去される。
シリコン酸化膜が、バッファード弗酸溶液でのウェット
エッチングで除去される。続いて、マスク窒化膜３が、
高温のリン酸溶液でのエッチング除去される。そして、
パッド酸化膜２がバッファード弗酸溶液でエッチング除
去される。
【００２８】ここで、フィールド酸化膜４の表面のエッ
チング量が一定になるようにこれらの工程は制御され
る。このようにして、図１（ｃ）に示すようにシリコン
基板１が選択的に露出され、シリコン基板の表面とフィ
ールド酸化膜の表面との段差が所定の値になるように設
定される。ここで、この段差は１２０ｎｍ程度になるよ
うに設定される。
チング量が一定になるようにこれらの工程は制御され
る。このようにして、図１（ｃ）に示すようにシリコン
基板１が選択的に露出され、シリコン基板の表面とフィ
ールド酸化膜の表面との段差が所定の値になるように設
定される。ここで、この段差は１２０ｎｍ程度になるよ
うに設定される。
【００２９】次に、シリコン基板１の露出した表面に熱
酸化法により膜厚が１０ｎｍ程度のゲート酸化膜５が形
成される。そして、ＬＰＣＶＤ法により膜厚が２００ｎ
ｍのポリサイド膜６が堆積される。ここで、このポリサ
イド膜６にはリンあるいはボロン等の不純物が導入され
ている。続いて、ポジ型のフォトレジスト膜７が全面に
塗布される。
酸化法により膜厚が１０ｎｍ程度のゲート酸化膜５が形
成される。そして、ＬＰＣＶＤ法により膜厚が２００ｎ
ｍのポリサイド膜６が堆積される。ここで、このポリサ
イド膜６にはリンあるいはボロン等の不純物が導入され
ている。続いて、ポジ型のフォトレジスト膜７が全面に
塗布される。
【００３０】このフォトレジスト膜の塗布において、図
２（ａ）に示すように、フィールド酸化膜４領域上のフ
ォトレジスト膜厚をｄ1 としゲート酸化膜５領域上のフ
ォトレジスト膜厚をｄ0 とすると、ｄ1 はｄ0 に比べて
下地段差だけ小さくなる。ここで、下地段差はフィール
ド酸化膜４表面とゲート酸化膜５表面の間の段差Ｓ1で
ある。
２（ａ）に示すように、フィールド酸化膜４領域上のフ
ォトレジスト膜厚をｄ1 としゲート酸化膜５領域上のフ
ォトレジスト膜厚をｄ0 とすると、ｄ1 はｄ0 に比べて
下地段差だけ小さくなる。ここで、下地段差はフィール
ド酸化膜４表面とゲート酸化膜５表面の間の段差Ｓ1で
ある。
【００３１】次に、ステッパーによりマスク投影パター
ン８の転写がフォトレジスト膜７に対して行われる。こ
こで、マスク投影パターン８の寸法をＬ0 とする。ま
た、ステッパーの感光照射光９には波長が３６５ｎｍの
ｉ線が用いられるものとする。このようにして、図２
（ｂ）に示すように、レジストパターン１０および１１
が形成されるようになる。ここで、ゲート酸化膜５領域
上に形成される前述のレジストパターン１０の寸法をＬ
1 とし、フィールド酸化膜４領域上に形成されるレジス
トパターン１１の寸法をＬ2 とする。
ン８の転写がフォトレジスト膜７に対して行われる。こ
こで、マスク投影パターン８の寸法をＬ0 とする。ま
た、ステッパーの感光照射光９には波長が３６５ｎｍの
ｉ線が用いられるものとする。このようにして、図２
（ｂ）に示すように、レジストパターン１０および１１
が形成されるようになる。ここで、ゲート酸化膜５領域
上に形成される前述のレジストパターン１０の寸法をＬ
1 とし、フィールド酸化膜４領域上に形成されるレジス
トパターン１１の寸法をＬ2 とする。
【００３２】次に、これらのレジストパターン１０およ
び１１をエッチングのマスクにして、前述のポリサイド
膜６がドライエッチングされる。このようにして、図２
（ｃ）に示すように、能動素子領域上すなわちゲート酸
化膜５上にゲート電極１２が、素子分離領域上すなわち
フィールド酸化膜４上にゲート電極配線１３が形成され
るようになる。
び１１をエッチングのマスクにして、前述のポリサイド
膜６がドライエッチングされる。このようにして、図２
（ｃ）に示すように、能動素子領域上すなわちゲート酸
化膜５上にゲート電極１２が、素子分離領域上すなわち
フィールド酸化膜４上にゲート電極配線１３が形成され
るようになる。
【００３３】このようにして、能動素子領域上に形成さ
れるゲート電極１２の寸法とフィールド酸化膜上に形成
されるゲート電極配線１３の寸法は、ほぼ同一の寸法に
なるようにできる。このような本発明の効果について、
図３に基づいて以下に詳細に説明する。
れるゲート電極１２の寸法とフィールド酸化膜上に形成
されるゲート電極配線１３の寸法は、ほぼ同一の寸法に
なるようにできる。このような本発明の効果について、
図３に基づいて以下に詳細に説明する。
【００３４】図３は、ステッパーを用いたフォトリソグ
ラフィ工程で形成されるパターン寸法とフォトレジスト
膜厚の関係を示すグラフである。図３に示されるよう
に、フォトレジスト膜への投影パターンの寸法は、フォ
トレジスト膜厚に対してλ／２ｎ値の周期で変動する。
ここで、λは感光照射光の波長であり、ｎはフォトレジ
スト膜の光学的な屈折率であり、通常その値は１．６程
度である。このために、先述した下地段差Ｓ1 すなわち
ｄ0 −ｄ1 値がλ／２ｎになるように設定すると、先述
したレジストパターンの寸法Ｌ1 とＬ2 はほぼ同一の値
になる。あるいは、このＳ値がλ／２ｎの整数倍であれ
ば同様な効果が生じることも判る。上記の実施例の場合
には、Ｓ1 が１１４ｎｍの整数倍のときがこれに相当す
る。
ラフィ工程で形成されるパターン寸法とフォトレジスト
膜厚の関係を示すグラフである。図３に示されるよう
に、フォトレジスト膜への投影パターンの寸法は、フォ
トレジスト膜厚に対してλ／２ｎ値の周期で変動する。
ここで、λは感光照射光の波長であり、ｎはフォトレジ
スト膜の光学的な屈折率であり、通常その値は１．６程
度である。このために、先述した下地段差Ｓ1 すなわち
ｄ0 −ｄ1 値がλ／２ｎになるように設定すると、先述
したレジストパターンの寸法Ｌ1 とＬ2 はほぼ同一の値
になる。あるいは、このＳ値がλ／２ｎの整数倍であれ
ば同様な効果が生じることも判る。上記の実施例の場合
には、Ｓ1 が１１４ｎｍの整数倍のときがこれに相当す
る。
【００３５】さらに、図３のような関係から判ること
は、フォレジスト膜の膜厚が１μｍ程度のとき、その膜
厚のバラツキが最大で下地段差Ｓ1 の２０％以下であれ
ば、でき上がりのレージストパターンの寸法のバラツキ
は１０％程度に制御されることである。この程度のバラ
ツキは半導体装置の製造では許容の範囲である。このこ
とは前述した下地段差Ｓ1 値がλ／２ｎから２０％程度
変動する場合でも適用可能であることを示す。
は、フォレジスト膜の膜厚が１μｍ程度のとき、その膜
厚のバラツキが最大で下地段差Ｓ1 の２０％以下であれ
ば、でき上がりのレージストパターンの寸法のバラツキ
は１０％程度に制御されることである。この程度のバラ
ツキは半導体装置の製造では許容の範囲である。このこ
とは前述した下地段差Ｓ1 値がλ／２ｎから２０％程度
変動する場合でも適用可能であることを示す。
【００３６】なお、従来の技術では下地段差Ｓ1 は制御
されていない。このために、図３にあわせて示している
ように、フォトレジスト膜厚ｄ0 ’−ｄ1 ’すなわちＳ
0 値のλ／２ｎから大きくズレることが生じる。このよ
うな場合には、レジストパターン１１１の寸法Ｌ2 ’は
Ｌ1 ’に比べ大幅に減少する。
されていない。このために、図３にあわせて示している
ように、フォトレジスト膜厚ｄ0 ’−ｄ1 ’すなわちＳ
0 値のλ／２ｎから大きくズレることが生じる。このよ
うな場合には、レジストパターン１１１の寸法Ｌ2 ’は
Ｌ1 ’に比べ大幅に減少する。
【００３７】次に、図４に基づいて本発明の第２の実施
例を説明する。この実施例は、基本的には第１の実施例
と同一である。しかし、下地段差を形成する領域が第１
の実施例の場合とは異る。すなわち、シリコン基板に凹
凸が形成され、その領域にＭＯＳトランジスタのゲート
電極が形成される場合である。図４はこのような半導体
素子の断面図を示す。ここで、図中で第１の実施例で説
明したものと同一のものは同一符号で記す。
例を説明する。この実施例は、基本的には第１の実施例
と同一である。しかし、下地段差を形成する領域が第１
の実施例の場合とは異る。すなわち、シリコン基板に凹
凸が形成され、その領域にＭＯＳトランジスタのゲート
電極が形成される場合である。図４はこのような半導体
素子の断面図を示す。ここで、図中で第１の実施例で説
明したものと同一のものは同一符号で記す。
【００３８】図４に示すように、シリコン基板１の表面
にドライエッチングあるいは選択的熱酸化で凹部が形成
される。ここで、この凹部にはメモリセル部が形成さ
れ、それ以外には周辺回路部が形成されるものである。
この凹凸の形成されたシリコン基板１の表面に、熱酸化
法で膜厚が８ｎｍ程度のゲート酸化膜５が形成される。
そして、膜厚が１００ｎｍの導電性のあるポリシリコン
と膜厚が１００ｎｍのタングステン・シリサイドが積層
して堆積され、ポリサイド膜６が形成される。次に、第
１の実施例の場合と同様にして、レジストパターン１０
および１１が形成される。
にドライエッチングあるいは選択的熱酸化で凹部が形成
される。ここで、この凹部にはメモリセル部が形成さ
れ、それ以外には周辺回路部が形成されるものである。
この凹凸の形成されたシリコン基板１の表面に、熱酸化
法で膜厚が８ｎｍ程度のゲート酸化膜５が形成される。
そして、膜厚が１００ｎｍの導電性のあるポリシリコン
と膜厚が１００ｎｍのタングステン・シリサイドが積層
して堆積され、ポリサイド膜６が形成される。次に、第
１の実施例の場合と同様にして、レジストパターン１０
および１１が形成される。
【００３９】ここで、段差Ｓ2 の値は先述したようにＳ
2 ≒ｍλ／２ｎとなるように設定される。そして、レジ
ストパターンの寸法Ｌ1 とＬ2 は、第１の実施例で説明
したのと同じ理由でほぼ同一の寸法になり、これをマス
クにしたドライエッチングで形成されるゲート電極はほ
ぼ同一の寸法になる。
2 ≒ｍλ／２ｎとなるように設定される。そして、レジ
ストパターンの寸法Ｌ1 とＬ2 は、第１の実施例で説明
したのと同じ理由でほぼ同一の寸法になり、これをマス
クにしたドライエッチングで形成されるゲート電極はほ
ぼ同一の寸法になる。
【００４０】このようにシリコン基板の表面に凹凸が設
けられる方法は、ＤＲＡＭのようにメモリセルが１個の
ＭＯＳトランジスタと１個のキャパシタで形成され、こ
のキャパシタがスタック型構造の場合に有効となる。こ
れに対し、通常の方法でこのＤＲＡＭを平面のシリコン
基板に形成すると、メモリセル部がスタック型のキャパ
シタのために盛上がり、このメモリセル部と周辺回路の
形成部とで大きな段差が生じる。このような段差は配線
の形成を難しくする。そこで、これを回避するために
は、予め、先述したようにシリコン基板に凹凸が設けら
れ、この凹部にメモリセル部が形成されるのが効果的に
なる。
けられる方法は、ＤＲＡＭのようにメモリセルが１個の
ＭＯＳトランジスタと１個のキャパシタで形成され、こ
のキャパシタがスタック型構造の場合に有効となる。こ
れに対し、通常の方法でこのＤＲＡＭを平面のシリコン
基板に形成すると、メモリセル部がスタック型のキャパ
シタのために盛上がり、このメモリセル部と周辺回路の
形成部とで大きな段差が生じる。このような段差は配線
の形成を難しくする。そこで、これを回避するために
は、予め、先述したようにシリコン基板に凹凸が設けら
れ、この凹部にメモリセル部が形成されるのが効果的に
なる。
【００４１】次に、本発明の第３の実施例を図５と図６
に基づいて説明する。図５と図６はシリコン基板の表面
にＮウェルとＰウェルとが自己整合的に形成される場合
の製造方法を工程順に示す断面図である。
に基づいて説明する。図５と図６はシリコン基板の表面
にＮウェルとＰウェルとが自己整合的に形成される場合
の製造方法を工程順に示す断面図である。
【００４２】図５（ａ）に示すように、シリコン基板２
１上に熱酸化法による膜厚５０ｎｍの第１パッド酸化膜
２２の形成およびその上層にＬＰＣＶＤ法による膜厚２
００ｎｍのシリコン窒化膜の形成がそれぞれ行われる。
そして、フォトリソグラフィ技術とドライエッチング技
術により素子分離領域となる領域のシリコン窒化膜は除
去され、第１マスク窒化膜２３が形成される。続いて、
Ｎウェルの形成される領域に前記第１マスク窒化膜２３
をマスクにしてリン不純物２４がイオン注入される。こ
こで、イオン注入のエネルギーは１００ｋｅＶでそのド
ーズ量は１×１０13イオン／ｃｍ2 に設定される。
１上に熱酸化法による膜厚５０ｎｍの第１パッド酸化膜
２２の形成およびその上層にＬＰＣＶＤ法による膜厚２
００ｎｍのシリコン窒化膜の形成がそれぞれ行われる。
そして、フォトリソグラフィ技術とドライエッチング技
術により素子分離領域となる領域のシリコン窒化膜は除
去され、第１マスク窒化膜２３が形成される。続いて、
Ｎウェルの形成される領域に前記第１マスク窒化膜２３
をマスクにしてリン不純物２４がイオン注入される。こ
こで、イオン注入のエネルギーは１００ｋｅＶでそのド
ーズ量は１×１０13イオン／ｃｍ2 に設定される。
【００４３】次に、前述の第１マスク窒化膜２３を再び
酸化マスクに用いて、熱酸化法により厚い酸化膜２５が
選択的に形成される。ここで、酸化の温度は１０００℃
であり、厚い酸化膜２５の膜厚は２５０ｎｍ程度であ
る。図５（ｂ）に示すように、この熱酸化の工程では同
時に、前述のイオン注入されたリン不純物が熱拡散しＮ
ウェル２６が形成されるようになる。
酸化マスクに用いて、熱酸化法により厚い酸化膜２５が
選択的に形成される。ここで、酸化の温度は１０００℃
であり、厚い酸化膜２５の膜厚は２５０ｎｍ程度であ
る。図５（ｂ）に示すように、この熱酸化の工程では同
時に、前述のイオン注入されたリン不純物が熱拡散しＮ
ウェル２６が形成されるようになる。
【００４４】次に、ボロン不純物２７が全面にイオン注
入される。ここで、このイオン注入のエネルギーは３０
ｋｅＶであり、そのドーズ量は１×１０13イオン／ｃｍ
2 である。続いて、１１００℃の温度で熱処理が施され
る。このようにして、最終的なＮウェル２６とＰウェル
２８とが形成される。そして、図５（ｃ）に示すよう
に、バッファード弗酸溶液で第１パッド酸化膜２２と厚
い酸化膜２５がエッチング除去される。
入される。ここで、このイオン注入のエネルギーは３０
ｋｅＶであり、そのドーズ量は１×１０13イオン／ｃｍ
2 である。続いて、１１００℃の温度で熱処理が施され
る。このようにして、最終的なＮウェル２６とＰウェル
２８とが形成される。そして、図５（ｃ）に示すよう
に、バッファード弗酸溶液で第１パッド酸化膜２２と厚
い酸化膜２５がエッチング除去される。
【００４５】図５（ｃ）に示すように、シリコン基板２
１の表面のＮウェルの表面領域で凹状になり、Ｐウェル
に対してＳ3 なる段差が形成される。これは、このＮウ
ェル領域は厚い酸化膜２５の除去された領域になるから
である。ここで、この段差Ｓ3 は第１の実施例で説明し
た理由により、ｍλ／２ｎに相当するように設定され
る。例えば露光の感光照射光がｉ線の場合には、段差Ｓ
3 は１１４ｎｍの整数倍でよい。すなわち、厚い酸化膜
２５の膜厚は約２５０ｎｍあるいは約５００ｎｍ程度に
設定されればよい。
１の表面のＮウェルの表面領域で凹状になり、Ｐウェル
に対してＳ3 なる段差が形成される。これは、このＮウ
ェル領域は厚い酸化膜２５の除去された領域になるから
である。ここで、この段差Ｓ3 は第１の実施例で説明し
た理由により、ｍλ／２ｎに相当するように設定され
る。例えば露光の感光照射光がｉ線の場合には、段差Ｓ
3 は１１４ｎｍの整数倍でよい。すなわち、厚い酸化膜
２５の膜厚は約２５０ｎｍあるいは約５００ｎｍ程度に
設定されればよい。
【００４６】次に、熱酸化法により膜厚が１５ｎｍ程度
の第２パッド酸化膜２９が形成され、ＬＰＣＶＤ法で膜
厚が１００ｎｍのシリコン窒化膜３０が成膜される。続
いて、フォトレジスト膜７が全面に塗布される。
の第２パッド酸化膜２９が形成され、ＬＰＣＶＤ法で膜
厚が１００ｎｍのシリコン窒化膜３０が成膜される。続
いて、フォトレジスト膜７が全面に塗布される。
【００４７】このフォトレジスト膜の塗布において、図
６（ａ）に示すように、Ｐウェル２８領域上のフォトレ
ジスト膜厚をｄ1 としＮウェル２６領域上のフォトレジ
スト膜厚をｄ0 とすると、ｄ1 はｄ0 に比べて下地段差
だけ小さくなる。ここで、下地段差はＰウェル２８領域
表面とＮウェル２６領域表面間の段差Ｓ3 である。
６（ａ）に示すように、Ｐウェル２８領域上のフォトレ
ジスト膜厚をｄ1 としＮウェル２６領域上のフォトレジ
スト膜厚をｄ0 とすると、ｄ1 はｄ0 に比べて下地段差
だけ小さくなる。ここで、下地段差はＰウェル２８領域
表面とＮウェル２６領域表面間の段差Ｓ3 である。
【００４８】次に、ステッパーによりマスク投影パター
ン３２の転写がフォトレジスト膜３１に対して行われ
る。ここで、マスク投影パターン３２の寸法をＷ0 とす
る。また、ステッパーの感光照射光３３には波長が３６
５ｎｍのｉ線が用いられるものとする。このようにし
て、図６（ｂ）に示すように、レジストパターン３４お
よび３５が形成されるようになる。ここで、Ｎウェル２
６領域上に形成される前述のレジストパターン３４の寸
法をＷ1 とし、Ｐウェル２８領域上に形成されるレジス
トパターン３５の寸法をＷ2 とする。
ン３２の転写がフォトレジスト膜３１に対して行われ
る。ここで、マスク投影パターン３２の寸法をＷ0 とす
る。また、ステッパーの感光照射光３３には波長が３６
５ｎｍのｉ線が用いられるものとする。このようにし
て、図６（ｂ）に示すように、レジストパターン３４お
よび３５が形成されるようになる。ここで、Ｎウェル２
６領域上に形成される前述のレジストパターン３４の寸
法をＷ1 とし、Ｐウェル２８領域上に形成されるレジス
トパターン３５の寸法をＷ2 とする。
【００４９】次に、これらのレジストパターン３４およ
び３５をエッチングのマスクにして、前述のシリコン窒
化膜３０がドライエッチングされる。このようにして、
図６（ｃ）に示すように、Ｎウェル２６領域上に第２マ
スク窒化膜３６が、Ｐウェル領域２８上に第２マスク窒
化膜３７が形成されるようになる。そして、これらの寸
法はほぼ同一の寸法になるようにできる。このような本
発明の効果の理由は、図３で詳細に説明した通りであ
る。
び３５をエッチングのマスクにして、前述のシリコン窒
化膜３０がドライエッチングされる。このようにして、
図６（ｃ）に示すように、Ｎウェル２６領域上に第２マ
スク窒化膜３６が、Ｐウェル領域２８上に第２マスク窒
化膜３７が形成されるようになる。そして、これらの寸
法はほぼ同一の寸法になるようにできる。このような本
発明の効果の理由は、図３で詳細に説明した通りであ
る。
【００５０】この実施例では、以後の工程でこの第２マ
スク窒化膜３６と３７が熱酸化のマスクとして用いら
れ、シリコン基板２１が熱酸化され、第１の実施例で説
明したようなフィールド酸化膜が選択的に形成されるよ
うになる。
スク窒化膜３６と３７が熱酸化のマスクとして用いら
れ、シリコン基板２１が熱酸化され、第１の実施例で説
明したようなフィールド酸化膜が選択的に形成されるよ
うになる。
【００５１】次に、図７と図８に基づいて第４の実施例
を説明する。ここで、図７と図８は、本発明をコンタク
ト孔の形成に適用する場合の製造方法を工程順に示した
断面図である。図７（ａ）に示すように、Ｐ導電型のシ
リコン基板４１の表面の選択的熱酸化により、フィール
ド酸化膜４２が形成される。ここで、このフィールド酸
化膜４２の膜厚は４１０ｎｍ程度に設定される。
を説明する。ここで、図７と図８は、本発明をコンタク
ト孔の形成に適用する場合の製造方法を工程順に示した
断面図である。図７（ａ）に示すように、Ｐ導電型のシ
リコン基板４１の表面の選択的熱酸化により、フィール
ド酸化膜４２が形成される。ここで、このフィールド酸
化膜４２の膜厚は４１０ｎｍ程度に設定される。
【００５２】次にゲート酸化膜（図示されず）が形成さ
れる。このゲート絶縁膜は熱酸化により形成された膜厚
が１０ｎｍのシリコン酸化膜である。次に、膜厚が１０
０ｎｍの導電性のあるポリシリコンと膜厚が１３０ｎｍ
のタングステン・シリサイドの積層するポリサイド膜が
堆積される。次に、公知の加工技術で積層して堆積した
ポリサイド膜がパターニングされ、ゲート電極およびゲ
ート電極配線４３が形成される。このようにした後、全
面にヒ素のイオン注入が行わる熱処理が施され、ｎ+ 拡
散層４４が形成される。
れる。このゲート絶縁膜は熱酸化により形成された膜厚
が１０ｎｍのシリコン酸化膜である。次に、膜厚が１０
０ｎｍの導電性のあるポリシリコンと膜厚が１３０ｎｍ
のタングステン・シリサイドの積層するポリサイド膜が
堆積される。次に、公知の加工技術で積層して堆積した
ポリサイド膜がパターニングされ、ゲート電極およびゲ
ート電極配線４３が形成される。このようにした後、全
面にヒ素のイオン注入が行わる熱処理が施され、ｎ+ 拡
散層４４が形成される。
【００５３】次に、図７（ｂ）に示すようにＣＶＤ法に
よりシリコン酸化膜が堆積され、層間絶縁膜４５が形成
される。次に、図７（ｃ）に示すように層間絶縁膜４５
上に膜厚が１００ｎｍ〜２００ｎｍのチタン膜、タング
ステン膜との高融点金属膜あるいは窒化チタン膜等で構
成された反射金属膜４６が形成される。ここで、図７
（ｃ）に示す段差Ｓ4 はＳ4 ≒ｍλ／２ｎになるように
設定される。なお、この段差Ｓ4 はフィールド酸化膜４
２で生じる段差とゲート電極配線４３で生じる段差の和
になっている。
よりシリコン酸化膜が堆積され、層間絶縁膜４５が形成
される。次に、図７（ｃ）に示すように層間絶縁膜４５
上に膜厚が１００ｎｍ〜２００ｎｍのチタン膜、タング
ステン膜との高融点金属膜あるいは窒化チタン膜等で構
成された反射金属膜４６が形成される。ここで、図７
（ｃ）に示す段差Ｓ4 はＳ4 ≒ｍλ／２ｎになるように
設定される。なお、この段差Ｓ4 はフィールド酸化膜４
２で生じる段差とゲート電極配線４３で生じる段差の和
になっている。
【００５４】次に、図８（ａ）に示すように反射金属膜
４６上にフォトレジスト膜４７が塗布される。このよう
にした後、ｉ線のステッパーにより感光照射光４８がマ
スク投影パターン４９を通してフォトレジスト膜４７に
照射される。ここで、マスク投影パターン４９の寸法を
Φ0 とする。
４６上にフォトレジスト膜４７が塗布される。このよう
にした後、ｉ線のステッパーにより感光照射光４８がマ
スク投影パターン４９を通してフォトレジスト膜４７に
照射される。ここで、マスク投影パターン４９の寸法を
Φ0 とする。
【００５５】そして、図８（ｂ）に示すように、公知の
現像液中での処理で、照射された領域が除去されコンタ
クト孔用のレジストパターン５０および５１が形成され
る。ここで、これらのレジストパターンの寸法をΦ1 、
Φ2 とするとこれらの値Φ1およびΦ2 はほとんど同一
になる。
現像液中での処理で、照射された領域が除去されコンタ
クト孔用のレジストパターン５０および５１が形成され
る。ここで、これらのレジストパターンの寸法をΦ1 、
Φ2 とするとこれらの値Φ1およびΦ2 はほとんど同一
になる。
【００５６】次に図８（ｃ）に示すように、このパター
ニングされたフォトレジスト膜４７をエッチングのマス
クにして、前述した反射金属膜４６と層間絶縁膜４５は
選択的にドライエッチングされる。このようにして、ｎ
+ 拡散層４４上にコンタクト孔５２が、ゲート電極配線
４３上コンタクト孔５３がそれぞれ形成される。ここ
で、これらのコンタクト孔の寸法はほぼ同一になるよう
に設定できる。
ニングされたフォトレジスト膜４７をエッチングのマス
クにして、前述した反射金属膜４６と層間絶縁膜４５は
選択的にドライエッチングされる。このようにして、ｎ
+ 拡散層４４上にコンタクト孔５２が、ゲート電極配線
４３上コンタクト孔５３がそれぞれ形成される。ここ
で、これらのコンタクト孔の寸法はほぼ同一になるよう
に設定できる。
【００５７】以上の実施例では、ステッパーの感光照射
光がｉ線の場合について説明がなされた。本発明はこの
ようなｉ線光に限定されるものではなく、感光照射光が
ｇ線（波長が４３６ｎｍである）あるいはＫｒＦのエキ
シマ・レーザ光（波長が２４８ｎｍ程度である）さらに
はＡｒＦのエキシマ・レーザ光（波長が１９３ｎｍ程度
である）であってもよい。但し、半導体素子に生じる段
差Ｓ≒ｍλ／２ｎの関係が満足されるように材料の膜厚
設定がなされる必要がある。
光がｉ線の場合について説明がなされた。本発明はこの
ようなｉ線光に限定されるものではなく、感光照射光が
ｇ線（波長が４３６ｎｍである）あるいはＫｒＦのエキ
シマ・レーザ光（波長が２４８ｎｍ程度である）さらに
はＡｒＦのエキシマ・レーザ光（波長が１９３ｎｍ程度
である）であってもよい。但し、半導体素子に生じる段
差Ｓ≒ｍλ／２ｎの関係が満足されるように材料の膜厚
設定がなされる必要がある。
【００５８】なお、実施例では、このような段差の値が
上記の関係式を満足する場合について説明がなされてい
るが、この段差が上記関係式の値から２０％程度ズレて
も本発明の効果の生じることに言及しておく。
上記の関係式を満足する場合について説明がなされてい
るが、この段差が上記関係式の値から２０％程度ズレて
も本発明の効果の生じることに言及しておく。
【００５９】
【発明の効果】以上に説明したように本発明では、段差
のある領域に半導体素子を形成する場合に、前述の段差
ＳがＳ＝ｍλ／２ｎをほぼ満足するように設定される。
ここで、ｍは正の整数であり、λはステッパーの感光照
射光の波長であり、ｎは使用されるフォトレジスト膜の
光学的な屈折率である。
のある領域に半導体素子を形成する場合に、前述の段差
ＳがＳ＝ｍλ／２ｎをほぼ満足するように設定される。
ここで、ｍは正の整数であり、λはステッパーの感光照
射光の波長であり、ｎは使用されるフォトレジスト膜の
光学的な屈折率である。
【００６０】このようにして、半導体素子のパターニン
グのためのフォトリソグフィ工程で、前述の段差部の高
い領域上と低い領域上にほぼ同一で所定の寸法のパター
ンが制御よく形成される。
グのためのフォトリソグフィ工程で、前述の段差部の高
い領域上と低い領域上にほぼ同一で所定の寸法のパター
ンが制御よく形成される。
【００６１】さらに、前述の段差部の高い領域あるいは
低い領域に形成されるパターンの寸法のバラツキは、従
来の技術の場合の１／６以下と大幅に低減される。
低い領域に形成されるパターンの寸法のバラツキは、従
来の技術の場合の１／６以下と大幅に低減される。
【００６２】このようにして、本発明は、半導体装置の
微細化あるいは高集積化を容易にし、さらに半導体装置
の高品質化を促進する。
微細化あるいは高集積化を容易にし、さらに半導体装置
の高品質化を促進する。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明の効果を説明するためのパターン寸法の
グラフである。
グラフである。
【図４】本発明の第２の実施例を説明するための半導体
素子の断面図である。
素子の断面図である。
【図５】本発明の第３の実施例を説明するための工程順
の断面図である。
の断面図である。
【図６】本発明の第３の実施例を説明するための工程順
の断面図である。
の断面図である。
【図７】本発明の第４の実施例を説明するための工程順
の断面図である。
の断面図である。
【図８】本発明の第４の実施例を説明するための工程順
の断面図である。
の断面図である。
【図９】従来の技術を説明する半導体素子製造の工程順
の断面図である。
の断面図である。
【図１０】従来の技術を説明する半導体素子製造の工程
順の断面図である。
順の断面図である。
１，２１，４１，１０１ シリコン基板 ２，１０２ パッド酸化膜 ３，１０３ マスク窒化膜 ４，４２，１０４ フィールド酸化膜 ５，１０５ ゲート酸化膜 ６，１０６ ポリサイド膜 ７，３１，４７，１０７ フォトレジスト膜 ８，３２，４９，１０８ マスク投影パターン ９，３３，４８，１０９ 感光照射光 １０，１１，３４，３５，５０，５１ レジストパタ
ーン １２，１１２ ゲート電極 １３，４３，１１３ ゲート電極配線 ２２ 第１パッド酸化膜 ２３ 第１マスク窒化膜 ２４ リン不純物 ２５ 厚い酸化膜 ２６ Ｎウェル ２７ ボロン不純物 ２８ Ｐウェル ４４ ｎ+ 拡散層 ４５ 層間絶縁膜 ４６ 反射金属膜 ５２，５３ コンタクト孔 １１０，１１１ レジストパターン
ーン １２，１１２ ゲート電極 １３，４３，１１３ ゲート電極配線 ２２ 第１パッド酸化膜 ２３ 第１マスク窒化膜 ２４ リン不純物 ２５ 厚い酸化膜 ２６ Ｎウェル ２７ ボロン不純物 ２８ Ｐウェル ４４ ｎ+ 拡散層 ４５ 層間絶縁膜 ４６ 反射金属膜 ５２，５３ コンタクト孔 １１０，１１１ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 29/78
Claims (7)
- 【請求項１】 半導体基板上の半導体装置を形成する半
導体素子の構成要素パターンが、前記半導体基板上の第
１の領域上と第２の領域上とに形成され、前記第１の領
域と第２の領域との間にその値がＳとなる段差を有し、
感光性のフォトレジスト膜をパターニングするフォトリ
ソグラフィで用いる感光用照射光の波長をλとし、ｍを
正の整数とし、ｎを前記フォトレジスト膜の屈折率とす
るとき、Ｓ値がＳ＝ｍλ／２ｎになるように設定されて
いることを特徴とする半導体装置。 - 【請求項２】 前記第１の領域が能動素子の形成される
前記半導体基板の表面であり、前記第２の領域が半導体
基板の表面に形成されたフィールド酸化膜の表面である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の領域が半導体基板表面に形成
された導電型がＮ型の拡散層であり、前記第２の領域が
前記半導体基板表面に形成された導電型がＰ型の拡散層
であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１の領域がダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のメモリセル部の形
成される半導体基板表面であり、前記第２の領域が前記
ＤＲＡＭの周辺回路部の形成される前記半導体基板表面
であることを特徴とする半導体装置。 - 【請求項５】 前記第１の領域が前記半導体基板表面の
拡散層上に堆積される層間絶縁膜表面であり、前記第２
の領域が絶縁ゲート電界効果トランジスタのゲート電極
上に堆積される層間絶縁膜表面であることを特徴とする
請求項１記載の半導体装置。 - 【請求項６】 半導体基板の表面に選択的にフィールド
酸化膜が形成される工程と、前記半導体基板の表面と前
記フィールド酸化膜の表面との段差ＳがＳ＝ｍλ／２ｎ
になる程度まで前記フィールド酸化膜がエッチングされ
る工程と、前記半導体基板の表面に絶縁ゲート電界効果
トランジスタのゲート酸化膜とゲート電極用の導電体薄
膜が積層して形成される工程と、前記導電体薄膜上にフ
ォトレジスト膜が塗布され前記フォトレジスト膜に前記
ゲート電極用の光学パターンが投影される工程と、を含
むことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項７】 前記層間絶縁膜が成膜される工程と、前
記層間絶縁膜の表面に金属薄膜が成膜される工程と、前
記金属薄膜上にフォトレジスト膜が塗布され前記フォト
レジスト膜に配線用コンタクト孔の光学パターンが投影
される工程と、を含むことを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075715A JP2658959B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
| US08/625,039 US5798543A (en) | 1995-03-31 | 1996-03-29 | Semiconductor element structure with stepped portion for formation of element patterns |
| US09/035,964 US5939240A (en) | 1995-03-31 | 1998-03-06 | Semiconductor element structure with stepped portion for formation of element patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075715A JP2658959B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274010A JPH08274010A (ja) | 1996-10-18 |
| JP2658959B2 true JP2658959B2 (ja) | 1997-09-30 |
Family
ID=13584230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075715A Expired - Fee Related JP2658959B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5798543A (ja) |
| JP (1) | JP2658959B2 (ja) |
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|---|---|---|---|---|
| KR100290588B1 (ko) * | 1998-07-03 | 2001-06-01 | 윤종용 | 반도체장치의 도전막 패턴 형성방법 |
| US6807776B2 (en) * | 2002-03-29 | 2004-10-26 | Steelcase Development Corporation | Building outfitting system with common accessory-mounting feature |
| US8211786B2 (en) * | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
Family Cites Families (10)
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|---|---|---|---|---|
| JP2634620B2 (ja) * | 1988-03-10 | 1997-07-30 | 株式会社日立製作所 | 投影式露光方法およびその装置 |
| US5133603A (en) * | 1988-10-18 | 1992-07-28 | Canon Kabushiki Kaisha | Device for observing alignment marks on a mask and wafer |
| JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5321285A (en) * | 1990-05-07 | 1994-06-14 | Micron Technology, Inc. | Carrier injection dynamic random access memory having stacked depletion region in Mesa |
| JP2522853B2 (ja) * | 1990-06-29 | 1996-08-07 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5325414A (en) * | 1991-02-01 | 1994-06-28 | Sortec Corporation | X-ray mask alignment method and apparatus therefor as well as X-ray mask to be used to said method and said apparatus |
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| US5472827A (en) * | 1991-12-30 | 1995-12-05 | Sony Corporation | Method of forming a resist pattern using an anti-reflective layer |
| KR100263900B1 (ko) * | 1993-03-04 | 2000-09-01 | 윤종용 | 마스크 및 그 제조방법 |
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- 1995-03-31 JP JP7075715A patent/JP2658959B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-29 US US08/625,039 patent/US5798543A/en not_active Expired - Fee Related
-
1998
- 1998-03-06 US US09/035,964 patent/US5939240A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5798543A (en) | 1998-08-25 |
| US5939240A (en) | 1999-08-17 |
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