JPS5950545A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5950545A JPS5950545A JP16165382A JP16165382A JPS5950545A JP S5950545 A JPS5950545 A JP S5950545A JP 16165382 A JP16165382 A JP 16165382A JP 16165382 A JP16165382 A JP 16165382A JP S5950545 A JPS5950545 A JP S5950545A
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- JP
- Japan
- Prior art keywords
- pattern
- mask
- resist
- insulating film
- contact hole
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わシ、詳しくは矩
形状コンタクトホールを精度良く形成する方法に関する
。
形状コンタクトホールを精度良く形成する方法に関する
。
従来、半導体ウェーハ上に微細な・千ターンを形成する
には、各種の露光技術が用いられている。この露光技術
は、ウェーハ上に塗布されたレジストを所望パターンに
露光したのち、該レジストを現像してレノストパターン
を形成するものであシ、このレジストパターンを用いて
ウェーハ上の絶縁膜等が選択的にエツチングされる。と
ころで、最近の半導体装置の高集積化・高密度化に伴い
ＪＲパターン寸法が極めて小さくなってくると、上記し
７た露光技術ではレジストパターンを精度良く形成−で
きない、特に矩形のノリーンを精度良く形成できなりと
琶う問題を招いている。
には、各種の露光技術が用いられている。この露光技術
は、ウェーハ上に塗布されたレジストを所望パターンに
露光したのち、該レジストを現像してレノストパターン
を形成するものであシ、このレジストパターンを用いて
ウェーハ上の絶縁膜等が選択的にエツチングされる。と
ころで、最近の半導体装置の高集積化・高密度化に伴い
ＪＲパターン寸法が極めて小さくなってくると、上記し
７た露光技術ではレジストパターンを精度良く形成−で
きない、特に矩形のノリーンを精度良く形成できなりと
琶う問題を招いている。
第１図は半導体装置を製造する際の上下配線を接続する
接続孔（コンタクトポール）を形成するだめのマスクパ
ターンであシ、第２図は半導体基板１上にネガ型レジス
ト２を塗布し第１図に示したマスクを用いてパターニン
グしたのち現像を行ったのちの様子を示す図である。ま
た、第３図は第２図の矢視Ａ−Ａ断面を示している。
接続孔（コンタクトポール）を形成するだめのマスクパ
ターンであシ、第２図は半導体基板１上にネガ型レジス
ト２を塗布し第１図に示したマスクを用いてパターニン
グしたのち現像を行ったのちの様子を示す図である。ま
た、第３図は第２図の矢視Ａ−Ａ断面を示している。
これらの図から明らかなように、微細パターンになると
第１図に示す矩形パターンをレジスト２上にｉ＋ターニ
ングして現像を行った場合、エツジの部分３のレジスト
２は除去されず、略円形のノぐターンとなる。このよう
なレジストパターンを用いて接続孔を形成した場合、接
続孔の面積が第１図に示す設定・ぞターンの面積に比し
て２０ （％）以上も減少する。このため、上下層の接
触抵抗が増大し、半導体装置の高速化をはかれなくなる
等の問題を招いた。なお、との問題はポジ型レジストを
用いる場合も同様である。
第１図に示す矩形パターンをレジスト２上にｉ＋ターニ
ングして現像を行った場合、エツジの部分３のレジスト
２は除去されず、略円形のノぐターンとなる。このよう
なレジストパターンを用いて接続孔を形成した場合、接
続孔の面積が第１図に示す設定・ぞターンの面積に比し
て２０ （％）以上も減少する。このため、上下層の接
触抵抗が増大し、半導体装置の高速化をはかれなくなる
等の問題を招いた。なお、との問題はポジ型レジストを
用いる場合も同様である。
一方、半導体装置の高集積化・高密度化に伴いノ４ター
ン数が飛躍的に増大し、これに伴ってパターンデータの
処理に要する時間も増大し、スループットが低減してい
る。例えば、第４図に示す如きＭＯＳ ）ランジスタ装
置を製造する場合、その接続孔開孔のために第５図に示
す如き多数の矩形パターンを有するマスクを用意しなけ
ればならず、このマスクのパターンデータ処理に要する
時間が極めて長いものとなる。なお、図中４は素子形成
領域、５はケ゛−ト電極、６は接続孔、７はマスク、８
はガラス基板、９はガラス基板８上に形成されたＣｒハ
ターンを示している。ここで、ガラス基板８−ヒのＣｒ
ノやターン９がない部分が所望の接続孔パターンである
。スループット低減の防止、すなわち計算機による処理
時間の増大を防ぐ手段としては、より高性能の計算機を
用いることや処理プログラムの改良等があげられる。し
かしながら、高性能の計算機の使用や処理プログラム改
良等による人件費を必要とすることは、結果的にコスト
アップにつながる。このため、上記の方法を用いないで
スループット低減を防止できる手段が望まれている。
ン数が飛躍的に増大し、これに伴ってパターンデータの
処理に要する時間も増大し、スループットが低減してい
る。例えば、第４図に示す如きＭＯＳ ）ランジスタ装
置を製造する場合、その接続孔開孔のために第５図に示
す如き多数の矩形パターンを有するマスクを用意しなけ
ればならず、このマスクのパターンデータ処理に要する
時間が極めて長いものとなる。なお、図中４は素子形成
領域、５はケ゛−ト電極、６は接続孔、７はマスク、８
はガラス基板、９はガラス基板８上に形成されたＣｒハ
ターンを示している。ここで、ガラス基板８−ヒのＣｒ
ノやターン９がない部分が所望の接続孔パターンである
。スループット低減の防止、すなわち計算機による処理
時間の増大を防ぐ手段としては、より高性能の計算機を
用いることや処理プログラムの改良等があげられる。し
かしながら、高性能の計算機の使用や処理プログラム改
良等による人件費を必要とすることは、結果的にコスト
アップにつながる。このため、上記の方法を用いないで
スループット低減を防止できる手段が望まれている。
本発明の目的は、矩形状のコンタクトホールを精度良く
形成することができ、半導体装置の高速化に寄与し得る
半導体装置の製造方法を提供することにある。
形成することができ、半導体装置の高速化に寄与し得る
半導体装置の製造方法を提供することにある。
まだ、本発明の他の目的は、パターンデータの処理時間
を短縮し、スループットの向上をはかることにある。
を短縮し、スループットの向上をはかることにある。
本発明の骨子は、矩形パターンのたておよびよこ方向の
大きさのみをそれぞれ規定する２枚のマスクを用いるこ
とによシ、エツジ部のレジスト残シに起因する接続孔面
積減少を防止することにある。
大きさのみをそれぞれ規定する２枚のマスクを用いるこ
とによシ、エツジ部のレジスト残シに起因する接続孔面
積減少を防止することにある。
すなわち本発明は、矩形状コンタクトホール形成工程を
必要とする半導体装置の製造方法において、素子形成工
程が施された半導体基板上に層間絶縁層としてエツチン
グ特性の異なる第１及び第２の絶縁膜を順次形成し、次
いで所望する矩形状コンタクトホールのだて方向の長さ
のみを規定する第１のマスクを用い上記第２の絶縁膜上
に第１のレジスト・母ターンを形成したのち、このノリ
ーンをマスクとして上記第２の絶縁膜を選択エツチング
し、次いで上記コンタクトホール７よと方向の長さのみ
を規定する第２のマスクを用い前記第１及び第２の絶縁
膜上に第２のレジストパターンを形成したのち、このパ
ターン及び第２の絶縁膜をマスクとして上記第１の絶縁
膜を選択エツチングするようにした方法である。
必要とする半導体装置の製造方法において、素子形成工
程が施された半導体基板上に層間絶縁層としてエツチン
グ特性の異なる第１及び第２の絶縁膜を順次形成し、次
いで所望する矩形状コンタクトホールのだて方向の長さ
のみを規定する第１のマスクを用い上記第２の絶縁膜上
に第１のレジスト・母ターンを形成したのち、このノリ
ーンをマスクとして上記第２の絶縁膜を選択エツチング
し、次いで上記コンタクトホール７よと方向の長さのみ
を規定する第２のマスクを用い前記第１及び第２の絶縁
膜上に第２のレジストパターンを形成したのち、このパ
ターン及び第２の絶縁膜をマスクとして上記第１の絶縁
膜を選択エツチングするようにした方法である。
本発明によれば、特に微細な接続孔を形成する場合にお
いて、設計した接続孔パターンが忠実に形成され、同一
の設計ルールにおいて従来技術を用いた接続孔と比較し
て、面積で２０Ｃ％〕以上も増大することができる。し
たがって、接触抵抗の低減化をはかシ得、半導体装置の
高速化に寄与する。また、第１および第２のマスクに所
望の・やターンを複数個含ませることにより、パターン
データ処理時間を短縮することも可能である。
いて、設計した接続孔パターンが忠実に形成され、同一
の設計ルールにおいて従来技術を用いた接続孔と比較し
て、面積で２０Ｃ％〕以上も増大することができる。し
たがって、接触抵抗の低減化をはかシ得、半導体装置の
高速化に寄与する。また、第１および第２のマスクに所
望の・やターンを複数個含ませることにより、パターン
データ処理時間を短縮することも可能である。
第６図および第７図はそれぞれ本発明の一実施例方法に
用いたマスクを示す平面図である。
用いたマスクを示す平面図である。
第６図に示す第１のマスク１ノは前記第４図に示した接
続孔パターンのたて方向の大きさを規定する゛もので、
ガラス基板１３上にＣｒパターン１４を被着して形成さ
れている。第７図に示す第２のマスク１２は上記接続孔
ノ９ターンのよとの大きさを規定するもので第１のマス
ク１１と同様にガラス基板１３上にＣｒパターン１５を
被滋して形成されている。そして、第１および第２のマ
スク１１．１２を重ねた場合、第８図に示す如く第１の
マスク１１のＣｒノリ−ン１４を除くパターンと第２の
マスク１２のＣｒｉ？ター：／１５を除く・ヤターンと
の重な多部分が前記第５図に示したマスク７の接続孔パ
ターンと一致するものとなっている。
続孔パターンのたて方向の大きさを規定する゛もので、
ガラス基板１３上にＣｒパターン１４を被着して形成さ
れている。第７図に示す第２のマスク１２は上記接続孔
ノ９ターンのよとの大きさを規定するもので第１のマス
ク１１と同様にガラス基板１３上にＣｒパターン１５を
被滋して形成されている。そして、第１および第２のマ
スク１１．１２を重ねた場合、第８図に示す如く第１の
マスク１１のＣｒノリ−ン１４を除くパターンと第２の
マスク１２のＣｒｉ？ター：／１５を除く・ヤターンと
の重な多部分が前記第５図に示したマスク７の接続孔パ
ターンと一致するものとなっている。
第９図（、）〜（１）は本実施例に係わるＭＯＳ ）ラ
ンジスタ製造工程を示す平面図及び断面図である。
ンジスタ製造工程を示す平面図及び断面図である。
まず、第９図（、）に示す如く公知の方法により半導体
ウェーハ２ノ上の素子形成領域２２に素子形成工程を施
すと共に、Ｉ’−）電極２３を形成した、その後、ケ“
−上電極２３をマスクとしてウェーハ２１にヒ素イオン
を注入することによシ、Ｎ層を形成した。ここで、第９
図（ｂ）は同図（、）の矢視Ｂ−Ｂ断面を示すもので、
２４は上記Ｎ層、２５はダート絶縁膜、２６はフィール
ド酸化膜をそれぞれ示している。次いで、これらの上に
第９図（ｃ）に示す如くプラズマＳｉＮ膜（第１の絶縁
膜）２７を７０００膜人〕被〃）シ、このプラズマＳｉ
Ｎ膜２７上にＣＶＤ５ｉ０２膜（第２の絶縁膜）２８を
１０００（又〕被着し、さらにこのＣＶＤ Ｓ ｉ Ｏ
２膜２８上にＩジ型しノｙ、 ｌ−２９を塗布した。
ウェーハ２ノ上の素子形成領域２２に素子形成工程を施
すと共に、Ｉ’−）電極２３を形成した、その後、ケ“
−上電極２３をマスクとしてウェーハ２１にヒ素イオン
を注入することによシ、Ｎ層を形成した。ここで、第９
図（ｂ）は同図（、）の矢視Ｂ−Ｂ断面を示すもので、
２４は上記Ｎ層、２５はダート絶縁膜、２６はフィール
ド酸化膜をそれぞれ示している。次いで、これらの上に
第９図（ｃ）に示す如くプラズマＳｉＮ膜（第１の絶縁
膜）２７を７０００膜人〕被〃）シ、このプラズマＳｉ
Ｎ膜２７上にＣＶＤ５ｉ０２膜（第２の絶縁膜）２８を
１０００（又〕被着し、さらにこのＣＶＤ Ｓ ｉ Ｏ
２膜２８上にＩジ型しノｙ、 ｌ−２９を塗布した。
次に、前記第１のマスク１ノを用い第９図（ｄ）に示す
如くレノスト２９を露光しくＶ中斜線部が露光部分であ
る）、これを現像して第１のレジストパターン２９ａを
形成した。ここで、接続孔設計・千ターン近傍において
レジスト２９の露光領域と非露光領域とが１８００の角
度で接しているため、設計・リーンのエツジ部にレジス
ト残シが生じることは殆んどない。次いで、第９図（ｅ
）に同図（ｄ）の矢視Ｃ−Ｃ断面を示す如く上記第１の
レジストノやターン２９ａをマスクとして前記ＣＶＤ５
１０２膜２８を選択エツチングした。
如くレノスト２９を露光しくＶ中斜線部が露光部分であ
る）、これを現像して第１のレジストパターン２９ａを
形成した。ここで、接続孔設計・千ターン近傍において
レジスト２９の露光領域と非露光領域とが１８００の角
度で接しているため、設計・リーンのエツジ部にレジス
ト残シが生じることは殆んどない。次いで、第９図（ｅ
）に同図（ｄ）の矢視Ｃ−Ｃ断面を示す如く上記第１の
レジストノやターン２９ａをマスクとして前記ＣＶＤ５
１０２膜２８を選択エツチングした。
ここで、エツチング液としては弗化アンモニウム液を用
いた。その後、上記レジスト２９を剥離したのち、第９
図（ｆ）に示す如く再びポジ型レジスト３０を塗布した
。
いた。その後、上記レジスト２９を剥離したのち、第９
図（ｆ）に示す如く再びポジ型レジスト３０を塗布した
。
次に、前記第２のマスク１２を用い第９図（ｇ）に示す
如くレジスト３ｏを露光しく図中斜線部が露光部分であ
る）、これを現像して第２のレジストｉ４ターン３０ｇ
を形成した。この場合もレジスト３０の露光部と非露光
部とが１８００の角度で接しているため、接続孔設計パ
ターンのエツジ部にレジスト残シが生じることは殆んど
ない。次いで、第９図（ｈ）に同図（ｇ）の矢視Ｄ−Ｄ
断面を示す如く、上記第２のレジス） ｚＲパターン０
ＩＬ及び前記残ったＣＶＤ Ｓ ｉ Ｏ□膜２８をマス
クとして、前記プラズマＳｉＮ膜２７を選択エツチング
した。ことで、エツチング液としてはホット燐酸溶液を
用いた。その後、レジスト３０を除去し第９図（１）に
示す如くｋｔ３１の蒸着、配線パターン形成工程を経て
ＭＯＳ ）ランノスタ装置が製造されることになる。
如くレジスト３ｏを露光しく図中斜線部が露光部分であ
る）、これを現像して第２のレジストｉ４ターン３０ｇ
を形成した。この場合もレジスト３０の露光部と非露光
部とが１８００の角度で接しているため、接続孔設計パ
ターンのエツジ部にレジスト残シが生じることは殆んど
ない。次いで、第９図（ｈ）に同図（ｇ）の矢視Ｄ−Ｄ
断面を示す如く、上記第２のレジス） ｚＲパターン０
ＩＬ及び前記残ったＣＶＤ Ｓ ｉ Ｏ□膜２８をマス
クとして、前記プラズマＳｉＮ膜２７を選択エツチング
した。ことで、エツチング液としてはホット燐酸溶液を
用いた。その後、レジスト３０を除去し第９図（１）に
示す如くｋｔ３１の蒸着、配線パターン形成工程を経て
ＭＯＳ ）ランノスタ装置が製造されることになる。
ここで、プラズマＳｉＮ膜２７に形成されたコンタクト
ホール３２は前記マスク１１．１２で規定される設計パ
ターンとよく一致したものであり、エツジに丸みのない
矩形状のものであった。
ホール３２は前記マスク１１．１２で規定される設計パ
ターンとよく一致したものであり、エツジに丸みのない
矩形状のものであった。
かくして本実施例方法によれば、接続孔開孔用レジスト
・ぞターン形成の際、エツジ部分でのレジスト残シが殆
んどないため、矩形の接続孔パターンを精度良く形成す
ることができる。このため、同−設計ルールを用いた従
来技術と比較してコンタクトホール３２の面積を２０
Ｃ％）以上も増大し、接触抵抗の大幅な低減化をはかシ
得た。また、前記第６図および第７図に示した第１．第
２のマスク１ノ、１２の各ノリーン数と前記第５図に示
したマスク７の・リーン数とを比較すると、マスク７で
は１７に対しマスク１１．１２の合計では９と８個も減
少している。すなわち、ノリーンが４０（％〕以上も減
少している。これは、高集積・高密度の半導体装置にお
けるノリーン処理時間を大幅に減少させることを意味し
、スルージットの向上を実現することが可能となる。
・ぞターン形成の際、エツジ部分でのレジスト残シが殆
んどないため、矩形の接続孔パターンを精度良く形成す
ることができる。このため、同−設計ルールを用いた従
来技術と比較してコンタクトホール３２の面積を２０
Ｃ％）以上も増大し、接触抵抗の大幅な低減化をはかシ
得た。また、前記第６図および第７図に示した第１．第
２のマスク１ノ、１２の各ノリーン数と前記第５図に示
したマスク７の・リーン数とを比較すると、マスク７で
は１７に対しマスク１１．１２の合計では９と８個も減
少している。すなわち、ノリーンが４０（％〕以上も減
少している。これは、高集積・高密度の半導体装置にお
けるノリーン処理時間を大幅に減少させることを意味し
、スルージットの向上を実現することが可能となる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記矩形ノリーンの大きさや
個数等は仕様に応じて、適宜定めればよい。レジスト材
料としては、／ジ型のものに限らずネガ型のものを用る
ことも可能である。この場合、前記第６図及び第７図に
示しだマスクのノリーンを逆にすればよい。また、前記
第１及び第２の絶縁膜としてはプラズマ５Ｉｏ２膜とｃ
ｖＤ別０２膜との組み合ゎせに限らず、それぞれのエツ
チング特性が異なるものであればよい。さらに、絶縁膜
をエツチングする手段も、仕様に応じて適宜変更可能で
ある。また、ＭｏＳトランジスタに限らず各種の半導体
装置に適用できるのも勿論のことである。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記矩形ノリーンの大きさや
個数等は仕様に応じて、適宜定めればよい。レジスト材
料としては、／ジ型のものに限らずネガ型のものを用る
ことも可能である。この場合、前記第６図及び第７図に
示しだマスクのノリーンを逆にすればよい。また、前記
第１及び第２の絶縁膜としてはプラズマ５Ｉｏ２膜とｃ
ｖＤ別０２膜との組み合ゎせに限らず、それぞれのエツ
チング特性が異なるものであればよい。さらに、絶縁膜
をエツチングする手段も、仕様に応じて適宜変更可能で
ある。また、ＭｏＳトランジスタに限らず各種の半導体
装置に適用できるのも勿論のことである。
第１図乃至第５図はそれぞれ従来方法を説明するための
もので第１図は接続孔・ぐターンを示す平面図、第２図
はパターニングされたレジストパターンを示す平面図、
第３図は第２図の矢視Ａ−Ａ断面図、第４図はＭｏ８Ｆ
ンンジスタ装置の要部を示す平面模式図、第５図はマス
クの・平ターン構造を示す平面図、第６図及び第７図は
それぞれ本発明の一実施例方法に用いたマスクのパター
ン構造を示す平面図、第８図は上記実施例マスクの重な
シ状態を説明するだめの平面模式図、第９図（、）〜（
１）は上記実施例に係わるＭｏ８ トランジスタ製造工
程を示す平面図及び断面図である。 １ノ・・・第１のマスク、１２・・・第２のマスク、”
ｔ’Ｘａｐｌ−・、ガラス基板、１４．１５・・・Ｃｒ
パターン、２１・・・半導体ウェーハ、２２・・・素子
形成領域、２３・・・ダート電極、２４・・・Ｎ＋層、
２５・・・ダート酸化膜、２６・・・フィールド酸化膜
、２７・・・プラ、、Ｘ” −ｒ ＳｉＮ膜（第１（７
）絶縁膜）、２ Ｂ−ＣＶＤＳｉＯ２膜（第２の絶縁膜
、２９．３０・・・ポジ型レジスト、２９ト・・第１の
レジストパターン、３ｏｌ！Ｌ・・・第２のレジストパ
ターン、３１・・・Ａｔ、３２・・・接続孔（コンタク
トホール）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 （ａ） （ｂ） （ｄ）
もので第１図は接続孔・ぐターンを示す平面図、第２図
はパターニングされたレジストパターンを示す平面図、
第３図は第２図の矢視Ａ−Ａ断面図、第４図はＭｏ８Ｆ
ンンジスタ装置の要部を示す平面模式図、第５図はマス
クの・平ターン構造を示す平面図、第６図及び第７図は
それぞれ本発明の一実施例方法に用いたマスクのパター
ン構造を示す平面図、第８図は上記実施例マスクの重な
シ状態を説明するだめの平面模式図、第９図（、）〜（
１）は上記実施例に係わるＭｏ８ トランジスタ製造工
程を示す平面図及び断面図である。 １ノ・・・第１のマスク、１２・・・第２のマスク、”
ｔ’Ｘａｐｌ−・、ガラス基板、１４．１５・・・Ｃｒ
パターン、２１・・・半導体ウェーハ、２２・・・素子
形成領域、２３・・・ダート電極、２４・・・Ｎ＋層、
２５・・・ダート酸化膜、２６・・・フィールド酸化膜
、２７・・・プラ、、Ｘ” −ｒ ＳｉＮ膜（第１（７
）絶縁膜）、２ Ｂ−ＣＶＤＳｉＯ２膜（第２の絶縁膜
、２９．３０・・・ポジ型レジスト、２９ト・・第１の
レジストパターン、３ｏｌ！Ｌ・・・第２のレジストパ
ターン、３１・・・Ａｔ、３２・・・接続孔（コンタク
トホール）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 （ａ） （ｂ） （ｄ）
Claims (1)
- 素子形成工程が施された半導体基板上に層間絶縁層とし
てエツチング特性の異なる第１及び第２の絶縁膜を順次
形成する工程と、所望する矩形状コンタクトホールのた
て方向の長さのみを規定する第１のマスクを用い上記第
２の絶縁膜上に第１のレジストパターンを形成し、該パ
ターンをマスクとして上記第２の絶縁膜を選択エツチン
グする工程と、次いで前記コンタクトホールのよと方向
の長さのみを規定する第２のマスクを用い前記第１及び
第２の絶縁膜上に第２のレジス） ａ４ターンを形成し
、該パターン及び第２の絶縁膜をマスクとして上記第１
の絶縁膜を選択エツチングする工程と、次いで上記第１
の絶縁膜に形成された孔をコンタクトホールとして配線
層を形成する工程とを具備したことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16165382A JPS5950545A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16165382A JPS5950545A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5950545A true JPS5950545A (ja) | 1984-03-23 |
Family
ID=15739270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16165382A Pending JPS5950545A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054671A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체소자의 제조방법 |
-
1982
- 1982-09-17 JP JP16165382A patent/JPS5950545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054671A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체소자의 제조방법 |
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