JPH0399430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0399430A JPH0399430A JP1236004A JP23600489A JPH0399430A JP H0399430 A JPH0399430 A JP H0399430A JP 1236004 A JP1236004 A JP 1236004A JP 23600489 A JP23600489 A JP 23600489A JP H0399430 A JPH0399430 A JP H0399430A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高エネルギ
ーイオン注入を利用する半導体装置の製造方法に関する
ものである。
ーイオン注入を利用する半導体装置の製造方法に関する
ものである。
高エネルギーイオン注入はソフトエラー抑制のための埋
込みバリア層の形成やCMO3)ランジスタのラッチア
ップ防止のためのレトログレードウェルの形成に使われ
ている。
込みバリア層の形成やCMO3)ランジスタのラッチア
ップ防止のためのレトログレードウェルの形成に使われ
ている。
第2図(a)〜(e)は高エネルギーイオン注入を用い
てレトログレードウェルを形成した従来の製造方法を示
している0図において、1はP型半導体基板、2は下敷
酸化膜、3は窒化膜、4a、4b。
てレトログレードウェルを形成した従来の製造方法を示
している0図において、1はP型半導体基板、2は下敷
酸化膜、3は窒化膜、4a、4b。
4cはレジスト、5はフィールド酸化膜である。
次に製造方法について説明する。
まず、P型半導体基板上1に下敷酸化膜2.窒化膜3を
順次形成しく第2図(a))、レジスト4を塗布し、フ
ィールド酸化膜5を形成する部分が覆われないようにパ
ターン4aを形成する(第2図(ロ))、そして、窒化
膜3をエツチングしたのち、レジスト4aを除去し、窒
化膜3をマスクとしてフィールド酸化膜5を形成する(
第2図(C))、次に窒化膜3を除去してレジストを塗
布し、P型レトログレードウェルを形成する部分を覆う
ようにパターン4bを形成し、N型レトログレードウェ
ルを形成するためにリンイオンを高エネルギーイオン注
入する(第2図(Q)、この時のイオン注入はイオンチ
ャネリングを避けるために半導体装置1の結晶軸や結晶
面を避ける方位で行われる。つまり、半導体基板1に立
てた法線に対して7度傾けて行われる0次にレジスト4
bの除去後、再度レジスト4cを塗布し、N型レトログ
レードウェルを形成した部分を覆うようにパターンを形
成し、P型レトログレードウェルを形成するためにボロ
ンイオンの高エネルギーイオン注入を行なう(第2図(
e))、この時のイオン注入もイオンチャネリングを避
けるために基板1に立てた法線から傾けて行われる。
順次形成しく第2図(a))、レジスト4を塗布し、フ
ィールド酸化膜5を形成する部分が覆われないようにパ
ターン4aを形成する(第2図(ロ))、そして、窒化
膜3をエツチングしたのち、レジスト4aを除去し、窒
化膜3をマスクとしてフィールド酸化膜5を形成する(
第2図(C))、次に窒化膜3を除去してレジストを塗
布し、P型レトログレードウェルを形成する部分を覆う
ようにパターン4bを形成し、N型レトログレードウェ
ルを形成するためにリンイオンを高エネルギーイオン注
入する(第2図(Q)、この時のイオン注入はイオンチ
ャネリングを避けるために半導体装置1の結晶軸や結晶
面を避ける方位で行われる。つまり、半導体基板1に立
てた法線に対して7度傾けて行われる0次にレジスト4
bの除去後、再度レジスト4cを塗布し、N型レトログ
レードウェルを形成した部分を覆うようにパターンを形
成し、P型レトログレードウェルを形成するためにボロ
ンイオンの高エネルギーイオン注入を行なう(第2図(
e))、この時のイオン注入もイオンチャネリングを避
けるために基板1に立てた法線から傾けて行われる。
次にイオンチャネリングについて説明する。イオンを単
結晶基板に注入する場合、結晶軸あるいは結晶面とほぼ
平行な方位で注入すると、イオンは格子点の原子と近接
衝突を起こさず、結晶軸。
結晶基板に注入する場合、結晶軸あるいは結晶面とほぼ
平行な方位で注入すると、イオンは格子点の原子と近接
衝突を起こさず、結晶軸。
結晶面に囲まれた空間を、相対する軸9面へ交互に接近
し、小角散乱を繰返しながら通過することになり、阻止
能が低下し飛程が大きくなる。この現象のことをイオン
チャネリングという、イオン注入においてはウェハの中
心部とウェハの端部ではイオンの注入角度が少し異なる
ために結晶軸に平行な方位で注入された場合、チャネリ
ングを起こす部分と起こさない部分が生じ、その結果ウ
ェハ面内の不純物分布は著しく乱れることになる。
し、小角散乱を繰返しながら通過することになり、阻止
能が低下し飛程が大きくなる。この現象のことをイオン
チャネリングという、イオン注入においてはウェハの中
心部とウェハの端部ではイオンの注入角度が少し異なる
ために結晶軸に平行な方位で注入された場合、チャネリ
ングを起こす部分と起こさない部分が生じ、その結果ウ
ェハ面内の不純物分布は著しく乱れることになる。
第3図は結晶軸に平行にリンイオンをIMeVで入射し
たときのサーマルウェーブ信号のコンタ−図である。チ
ャネリングを起こし、面内分布が著しく乱れている。
たときのサーマルウェーブ信号のコンタ−図である。チ
ャネリングを起こし、面内分布が著しく乱れている。
以上のように、従来の半導体装置の製造方法における高
エネルギーのイオン注入方法では、ウェハ面に立てた法
線に対して傾けて行われるので、レジストの影になって
イオンが注入されない部分が生じてしまうという問題点
があった。特に、従来の数10KeVから200KeV
のイオン注入に比べ、200KeV以上の高エネルギー
イオン注入においては、イオンを半導体基板に侵入させ
ないためのマスク材であるレジストの厚さが厚くなるの
で、レジストの影になってイオンが注入されない部分が
より大きくなってしまい、問題であった。
エネルギーのイオン注入方法では、ウェハ面に立てた法
線に対して傾けて行われるので、レジストの影になって
イオンが注入されない部分が生じてしまうという問題点
があった。特に、従来の数10KeVから200KeV
のイオン注入に比べ、200KeV以上の高エネルギー
イオン注入においては、イオンを半導体基板に侵入させ
ないためのマスク材であるレジストの厚さが厚くなるの
で、レジストの影になってイオンが注入されない部分が
より大きくなってしまい、問題であった。
この発明は以上のような従来の問題点に鑑みてなされた
もので、高エネルギーイオン注入においてチャネリング
を起こさず、かつレジストの影によりイオンが注入され
ない部分を作ることなく、不純物層の形成領域を十分に
確保することのできる半導体装置の製造方法を提供する
ことを目的とする。
もので、高エネルギーイオン注入においてチャネリング
を起こさず、かつレジストの影によりイオンが注入され
ない部分を作ることなく、不純物層の形成領域を十分に
確保することのできる半導体装置の製造方法を提供する
ことを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
主面側に注入イオンの進入方向を変えるのに十分な厚さ
を有する酸化膜、窒化膜等の非晶質膜を通して入射角0
度で高エネルギーイオン注入を行い、不純物層を形成す
るようにしたものである。
主面側に注入イオンの進入方向を変えるのに十分な厚さ
を有する酸化膜、窒化膜等の非晶質膜を通して入射角0
度で高エネルギーイオン注入を行い、不純物層を形成す
るようにしたものである。
この発明における半導体装置の製造方法では、基板上に
設けた非晶質膜を介して入射角0度で高エネルギーイオ
ン注入を行うようにしたので、入射したイオンは非晶質
膜を通過する間に散乱を受け、結晶軸からはずれた方向
に進み、半導体基板中ではチャネリングを起こさなくな
る。従って、レジストの影によりイオン注入が行われな
い部分がなくなり、イオンチャネリングの発生は防止さ
れる。
設けた非晶質膜を介して入射角0度で高エネルギーイオ
ン注入を行うようにしたので、入射したイオンは非晶質
膜を通過する間に散乱を受け、結晶軸からはずれた方向
に進み、半導体基板中ではチャネリングを起こさなくな
る。従って、レジストの影によりイオン注入が行われな
い部分がなくなり、イオンチャネリングの発生は防止さ
れる。
以下、この発明の一実施例を図について説明する。
第1図(a)〜(e)はこの発明の一実施例による半導
体装置の製造方法を示す各主要工程の断面構造を示して
おり、図において第2図と同一符号は同一部分を示す。
体装置の製造方法を示す各主要工程の断面構造を示して
おり、図において第2図と同一符号は同一部分を示す。
以下、製造方法を順に説明する。
まず、半導体基板1の主面側に300人程度の膜厚を有
する下敷酸化膜2を形成し、さらにその上に膜厚700
人程度の窒化膜3を形成する(第1図(a))。
する下敷酸化膜2を形成し、さらにその上に膜厚700
人程度の窒化膜3を形成する(第1図(a))。
次にレジスト4を塗布し、フィールド酸化膜を形成する
部分が覆われないようにパターン4aを形成しく第1゛
図(b))、窒化膜3をエツチングした後、レジスト4
aを除去し、窒化膜3をマスクとしてフィールド酸化膜
5を形成する(第1図(C))。
部分が覆われないようにパターン4aを形成しく第1゛
図(b))、窒化膜3をエツチングした後、レジスト4
aを除去し、窒化膜3をマスクとしてフィールド酸化膜
5を形成する(第1図(C))。
次に窒化膜3を残したままその上にレジストを塗布し、
P型レトログレードウェルを形成する部分を覆うように
パターン4bを形成し、N型レトログレードウェルを形
成するために、例えばIMeVの高エネルギーでのリン
イオンの注入を下敷酸化膜2及び窒化膜3を通して基板
1の法線方向から行なう(第1図(ロ))。
P型レトログレードウェルを形成する部分を覆うように
パターン4bを形成し、N型レトログレードウェルを形
成するために、例えばIMeVの高エネルギーでのリン
イオンの注入を下敷酸化膜2及び窒化膜3を通して基板
1の法線方向から行なう(第1図(ロ))。
次にレジスト4bを除去後、再度レジスト4cを塗布し
、N型レトログレードウェルを形成した部分を覆うよう
にパターン4cを形成し、P型レトログレードウェルを
形成するためにボロンイオンを半導体基板lの法線方向
にIMeVの高エネルギーでイオン注入する(第1図(
e))、次にレジスト4C除去後、窒化膜3も除去して
本素子を完成する。
、N型レトログレードウェルを形成した部分を覆うよう
にパターン4cを形成し、P型レトログレードウェルを
形成するためにボロンイオンを半導体基板lの法線方向
にIMeVの高エネルギーでイオン注入する(第1図(
e))、次にレジスト4C除去後、窒化膜3も除去して
本素子を完成する。
以下、上記実施例の半導体装置の製造方法の特性につい
て説明する。
て説明する。
上記実施例の半導体装置の製造方法では第1図(d)、
(e)の工程に示すように、高エネルギーイオン注入
を半導体基板1に対して法線方向から行なうようにした
ので、レジストの影によってイオンが注入されない部分
が生じることなく、パターンを形成した部分と同一領域
に不純物層が形成される。
(e)の工程に示すように、高エネルギーイオン注入
を半導体基板1に対して法線方向から行なうようにした
ので、レジストの影によってイオンが注入されない部分
が生じることなく、パターンを形成した部分と同一領域
に不純物層が形成される。
また、半導体基板の法線方向は通常半導体装置に使われ
るSt (100)基板においては<100>軸に相当
するため、注入されたイオンはチャネリングを起こすが
、第1図に示したようにイオン注入は注入イオンの進入
方向を十分に変えることができる膜厚を有する下敷酸化
膜と窒化膜を通して行われるために、イオンは非晶質で
ある窒化膜と下敷酸化膜を通過する間に十分な散乱を受
け、結晶軸からはずれた方向に進み、半導体基板中では
干ヤネリングを起こさなくなるという現象が生じる。従
って、このような製造方法では、高エネルギーイオン注
入工程においてイオンが注入されない部分をな(すこと
ができ、工程数を増加することなく、精度のよい不純物
層の形成を実現できる。
るSt (100)基板においては<100>軸に相当
するため、注入されたイオンはチャネリングを起こすが
、第1図に示したようにイオン注入は注入イオンの進入
方向を十分に変えることができる膜厚を有する下敷酸化
膜と窒化膜を通して行われるために、イオンは非晶質で
ある窒化膜と下敷酸化膜を通過する間に十分な散乱を受
け、結晶軸からはずれた方向に進み、半導体基板中では
干ヤネリングを起こさなくなるという現象が生じる。従
って、このような製造方法では、高エネルギーイオン注
入工程においてイオンが注入されない部分をな(すこと
ができ、工程数を増加することなく、精度のよい不純物
層の形成を実現できる。
なお、上記実施例では本発明による高エネルギーイオン
注入を、レトログレードウェルの形成方法に適用した例
を示したが、本発明は不純物理込み層やバイポーラトラ
ンジスタのフローティングコレクタの形成に適用しても
よい。
注入を、レトログレードウェルの形成方法に適用した例
を示したが、本発明は不純物理込み層やバイポーラトラ
ンジスタのフローティングコレクタの形成に適用しても
よい。
また、上記実施例ではイオンチャネリング防止のための
非晶質膜として下敷酸化膜と窒化膜を用いた場合につい
て説明したが、これはイオンの進入方向を変えるのに十
分な厚さ、例えば、IMeVでは〜1000人程度の膜
厚を有するアモルフする。
非晶質膜として下敷酸化膜と窒化膜を用いた場合につい
て説明したが、これはイオンの進入方向を変えるのに十
分な厚さ、例えば、IMeVでは〜1000人程度の膜
厚を有するアモルフする。
〔発明の効果〕
以上のように、この発明によれば、高エネルギー注入工
程を含む半導体装置の製造方法において、高エネルギー
イオン注入を、半導体基板の主面側に形成した、イオン
の進入方向を変えるのに十分の膜厚を有する下敷酸化膜
、窒化膜等の非晶質膜を通して基板に対し法線方向から
行なうようにしたので、工程数を増加することなく、高
エネルギーイオン注入による不純物層をパターン通りに
形成できる精度の高い半導体装置が得られる効果がある
。
程を含む半導体装置の製造方法において、高エネルギー
イオン注入を、半導体基板の主面側に形成した、イオン
の進入方向を変えるのに十分の膜厚を有する下敷酸化膜
、窒化膜等の非晶質膜を通して基板に対し法線方向から
行なうようにしたので、工程数を増加することなく、高
エネルギーイオン注入による不純物層をパターン通りに
形成できる精度の高い半導体装置が得られる効果がある
。
第1図(a)〜(f)は本発明の一実施例による半導体
装置の製造方法におけるCMOSトランジスタのレトロ
グレードウェルの製造工程を示す各主要工程の断面図、
第2図は従来の半導体装置の製造方法におけるCMO3
)ランジスタのレトログレードウェルの製造工程を示す
断面図、第3図は従来の半導体装置の製造方法において
、Pイオンを高エネルギーで半導体基板の法線方向に注
入したときのサーマルウェーブ信号のコンタ−図である
。 図において、1は半導体基板、2は下敷酸化膜、3は窒
化膜、4a、4b、4cはレジスト、5はフィールド酸
化膜である。 なお図中同一符号は同−又は相当部分を示す。
装置の製造方法におけるCMOSトランジスタのレトロ
グレードウェルの製造工程を示す各主要工程の断面図、
第2図は従来の半導体装置の製造方法におけるCMO3
)ランジスタのレトログレードウェルの製造工程を示す
断面図、第3図は従来の半導体装置の製造方法において
、Pイオンを高エネルギーで半導体基板の法線方向に注
入したときのサーマルウェーブ信号のコンタ−図である
。 図において、1は半導体基板、2は下敷酸化膜、3は窒
化膜、4a、4b、4cはレジスト、5はフィールド酸
化膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)高エネルギーイオン注入工程を含む半導体装置の
製造方法において、 上記高エネルギーイオン注入工程は、 半導体基板の主面側にイオンの進入方向を変えるのに十
分な厚さを有する非晶質膜を通して入射角0度で、高エ
ネルギーイオンを注入するものであることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1236004A JPH0399430A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1236004A JPH0399430A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0399430A true JPH0399430A (ja) | 1991-04-24 |
Family
ID=16994367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1236004A Pending JPH0399430A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0399430A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4440109A1 (de) * | 1993-12-28 | 1995-06-29 | Fujitsu Ltd | Verfahren zum Herstellen einer Halbleitervorrichtung mit MOSFET |
US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
US6667205B2 (en) * | 2002-04-19 | 2003-12-23 | International Business Machines Machines Corporation | Method of forming retrograde n-well and p-well |
JP2005217151A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2008016761A (ja) * | 2006-07-10 | 2008-01-24 | Shin Etsu Polymer Co Ltd | 保持治具及び保持治具の製造方法 |
-
1989
- 1989-09-12 JP JP1236004A patent/JPH0399430A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4440109A1 (de) * | 1993-12-28 | 1995-06-29 | Fujitsu Ltd | Verfahren zum Herstellen einer Halbleitervorrichtung mit MOSFET |
US5623154A (en) * | 1994-10-25 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having triple diffusion |
US6667205B2 (en) * | 2002-04-19 | 2003-12-23 | International Business Machines Machines Corporation | Method of forming retrograde n-well and p-well |
US6967380B2 (en) | 2002-04-19 | 2005-11-22 | International Business Machines Corporation | CMOS device having retrograde n-well and p-well |
JP2005217151A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2008016761A (ja) * | 2006-07-10 | 2008-01-24 | Shin Etsu Polymer Co Ltd | 保持治具及び保持治具の製造方法 |
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