JPS61201423A - イオン打込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置製造時に行なわれるイオン打込み
方法に係り、特に高いエネルギ（加速電圧はぼ５００　
Ｋ　ｅ　Ｖ以上）でイオン打込みを行なうのに好適なイ
オン打込み方法に関するものである。

〔発明の背景〕

従来の半導体装置製造の際のイオン打込み方法において
は、該半導体装置の所望の部分にイオン打込みを行なう
に当り、ホトレジスト膜、二酸化珪素（以下Ｓ　ｉ　Ｏ
，と略記する）等をマスクとして用い、必要な部分のみ
にイオンが打ち込まれるようにしている。しかしながら
、ホトレジスト膜、Ｓｉｎ、膜等の材料は、該材料中で
のイオンのエネルギ損失が小さい、換言すれば、高いエ
ネルギのイオン打込みに対して十分なマスク効果を持た
せるためには、実用的な限度を超えて厚い膜を形成する
必要がある。

この点をさらに詳細に説明する。ポロンイオン（以下Ｂ
＋と略記する）打込みを例にとると、一般的に、Ｂ＋を
完全に阻止して、完全なイオン打込みのマスクとしての
機能を持たせるためには。

イオンの打込みエネルギをＸ　（ＫａＶ）、必要なマス
ク材の最小の厚さをＹ（μｍ）とすると、次の関係が得
られる。

Ｙ＝Ｘ／８５　　　　　　　　　・・・・・・　（１）
例えば、Ｂｏを５０ＫｅＶで打込むためには、０．６μ
ｍの厚さのマスク材料が必要である。

（１）式はプロセスばらつきを考慮していないため、通
常必要とされる１０％のマージンを、膜厚およびイオン
打込みエネルギの両方に対して考慮すると、実際に必要
となるマスク材料の膜厚は、これよりも２０％増して０
．７２ｐｍ　（＝０．６Ｘ１．２）　となる。

このような考え方で、より高いエネルギでのイオン打込
みマスクに必要な膜厚を求めると、例えば、Ｉ　Ｍ　ｅ
　Ｖでは、約１４　ｔＬｍ　（１０００／　８５　Ｘｌ
、２）　という、およそ非現実的な膜厚が必要とされる
。すなわち、厚さが１０μｍ以上という膜を幅が１μｍ
あるいはそれ以下で、０゜１μｍ程度と精度よく加工す
ることが実際上はぼ不可能に近いばかりでなく、このよ
うにマスク材料の膜厚が大きいと、パターン端部で、該
マスク膜の影の影響で、イオン打込みが行なわれない部
分が出現してしまう。この点をもう少し詳細に説明する
と、第２図に示したように、有限のイオンビーム径ａを
持つイオンビーム１をスキャンニング系２から距離Ｒ離
れた所に置いた半径ｒのウェーハ３に対して打ち込むと
、ウェー八周辺でマスク膜４の膜厚ｄとした時の影の幅
ＡＸは次式で表わされる。

ΔＸ＝ｄｒ／Ｒ・・・・・・　（２） 一方、有限のビーム径ａを持つために生ずる半影ボケＪ
Ｘ’は次式（３）で表わされる。

Ａ　Ｘ’　＝　ａ　ｒ　／　Ｒ−−（３）ここで、Ｒ＝
１ｍ、　　ｒ＝６ａ１．ａ＝３ｃｍという通常のイオン
打込み装置で用いられる値を代入して、！ｌＩＸおよび
ΔＸ′を算出すると、膜厚１４μｍに対してそれぞれ０
．７μｍおよび０．３５μｍという値が得られる。

この打込み領域の寸法精度は、最小寸法の１／１０程度
必要であるから、例えば、最小寸法を１μｍとすると、
ＡＸおよびΔＸ′は約０．１μｍとする必要がある。し
たがって、マスク材の膜厚はたかだか２μｍ以下とする
ことが必要である。

しかしながら、従来技術ではこのような適切なマスク材
あるいはこの組合せは得られていない。

〔発明の目的〕

本発明の目的は、上述のような半導体装置製造の時に用
いる高エネルギイオン打込み（加速電圧はぼ５００　Ｋ
　ｅ　Ｖ以上）における従来技術の問題点を解決するた
めになされたもので、高エネルギイオン打込みにおいて
もイオン打込みマスクの膜厚を薄くし、高精度なイオン
打込みを可能にする方法を提供することにある。

〔発明の概要〕

本発明は、上記の目的を達成するために、打ち込まれる
イオンのエネルギ損失の大きい材料をイオン打込みのマ
スク材料として用い、マスク材の膜厚を薄くするという
手段を用いる。さらに詳述すれば、打グ込まれるイオン
が高いエネルギを持つ時に、第１図に典型的な例として
示すように、基板１１の上に形成するマスク層を上５１
２と下層１３からなる少なくとも２層構造のものとし。

上層１２にはタングステンやモリブデンなどの電子的な
エネルギ損失の大きい材料を用い、下層１３にはレジス
ト等の有機材あるいはＳｉｎ、やリンケイ酸ガラス等の
無機材のようにチャネリングを起さず、かつ低エネルギ
側で核エネルギ損失が大きい材料を用いるというように
、このような材料を組合せた少なくとも２層構造とする
ものであり、このようにすることにより以下のような効
果を得ることができる。

（１）イオンエネルギが高エネルギとなる側には少なく
とも高エネルギ損失材料を用いて、主に電子エネルギ損
失によりそのエネルギを吸収させるため、チャネリング
が起らず、イオン分布が異常になることはない。したが
って、例えば、タングステン、モリブデン等の低いイオ
ンエネルギ側ではチャネリングを起し易い高エネルギ損
失材料を用いることができ、マスク材としての加工精度
も十分高くできる。

（２）イオンエネルギが低エネルギとなる側では、レジ
スト等の有機材料、Ｓｉｎ、やリンケイ酸ガラス等のア
モルファス材料を用いるため、チャネリング等の異常分
布が生ずることを防止できる。

以上の二種以上の材料の組み合せにより、十分実用に耐
える程度に薄く、かつ高精度のバターニングを可能とす
るイオン打込みマスクを実現することができる。

〔発明の実施例〕

以下本発明を実施例に基づき詳細に説明する。

実施例１ 第３図に本発明の一実施例を示す。

第３図（ａ）は、Ｐ型、（１００）面、１０Ω・ｌのシ
リコン基板１４上に１０００℃のウェット酸化で、厚さ
０．４μｍのＳ　ｉ　Ｏ，層１５を成長させた後、その
上にホトレジストＡＺ１３５０Ｊ　（商品名ニジツブレ
イ社製）膜１６を厚さ１．５μｍに回転塗布により形成
し、１００℃で２０分間ベーク後、さらにその上にスパ
ッタ法によりタングステン（以下Ｗと略記する）膜１７
を厚さ０．５μｍ堆積させた状態を示す、第３図（ｂ）
は該構造上にさらにホトレジストＡＺ１３５０Ｊ膜を０
．５μｍの厚さに堆積後、所定のパターンに従って露光
。

現像し、レジストパターン１８を形成した状態を示す、
第３図（ｃ）は該構造上の前記Ｗ層１７゜前記下層レジ
スト層１６およびＳｉＯ□層１５を最上層のレジストパ
ターン１８を最初のマスクとして順次反応性イオンエツ
チング（以下ＲＩＥと略記する）により加工して、Ｓｉ
ｎ、層１５、レジスト層１６、タングステン層１７の３
層パターンからなるイオン打込みマスクを形成する。レ
ジストパターン１８は下層レジスト層１６を加工する場
合に除去される。上記の３層パターンをマスクとして、
ボロンイオン（以下Ｂ９と略記する）を加速エネルギｌ
　Ｍ　ｅ　Ｖで５　Ｘ　１０”ａｍ−”打ち込んでシリ
コン基板１４中にＢ３イオン打込み層１９を形成した状
態を示す。この時、前記Ｂ９イオンは、Ｗ−レジスト−
８ｉ　Ｏ，の３層からなるマスクにより完全に止めるこ
とができ、該マスク層のない、露出しているシリコン基
板部分のみにイオン打込み層１９を形成することができ
た。なお、本実施例においては、シリコン基板１４表面
に形成したＳｉｎ、Ｍ１５をＲＩＥにより除去した後に
イオン打込みを行なったが、これは、８１０２層１５を
残したままでイオン打込みすることも可能である。前記
８０打込み層１９は前記マスクを形成しているＷ層１７
、ホトレジスト層１６を除去した後、アニールを加える
ことにより、Ｃ・ＭＯＳのウェルとして使用することが
可能である。

また１本実施例では、Ｗ層１７、レジスト層１６をＲＩ
Ｅにより加工したが、このために、寸法精度は、はぼ０
．１μｍ　と良好な値を得ることができた。また、エツ
チングもＲＩＨのみでなく、たとえば、μ波プラズマ、
光励起プラズマ等の他の異方性加工手段を使用すること
により、同等あるいはそれ以上の寸法精度を得ることが
可能である。

実施例２ 本実施例では、いわゆるリフト・オフ法によりマスクパ
ターンを形成する方法を示す。

第４図（ａ）は、Ｐ型、（１００）面、１ｏΩ・１のシ
リコン基板１４に、いわゆるＬＯＣＯ５法によって厚さ
１μｍのフィールド酸化１１２０を成長させた後、イオ
ンを打ち込むべき基板部分上に厚さ１６５μｍのホトレ
ジストパターン２１を形成した状態を示す。第４図（ｂ
）は、該パターン２１の付いた基板１４上に、光励起法
により厚さ０．５ｐｍ　のＳ　ｉ　Ｏ，層２２および厚
さ０．５μｍのＷ層２３を形成した状態を示す。おのお
のの層は、モノシラン（ＳｉＨ４）　　と亜酸化窒素（
Ｎ　２０　）の混合ガスおよび６弗化タングステン（ｗ
Ｆｓ）と水素（Ｈ２）の混合ガスを原料とし、キセノン
ランプの光を照射して形成した６第４図（ｃ）は。

リフト・オフ法により前記レジストパターン２１をその
上のＳｉｎ２層２２、Ｗ層２３と共も除去した後、この
基板１４にヒ素イオン（Ａｓ＠）　　を２　Ｍ　ｅ　Ｖ
で５　Ｘ　１０１ｓａ１°２打ち込み、基板１４中にＡ
　ｓ　”打込みＴ！２４を形成した状態を示す。第４図
（ｄ）は、光励起法により形成した前Ｓｉｎ。

層２２およびＷ層２３を除去した後、窒素中で９５０℃
、３０分間熱処理することにより、前記Ａｓ”打込み層
２４をバイポーラトランジスタの埋込み層として用い、
通常の方法でベース２５、エミッタ２６、コレクタ２７
を形成し、通常のバイポーラトランジスタを形成した状
態を示す。

実施例３ 本実施例では、耐熱性の高い有機材料層上に、ＣＶＤで
金属層を堆積してイオン打込み用マスクを形成した場合
を示す。

第５図（ａ）は、シリコン基板１４、フィールド酸化膜
２０、ゲート酸化膜３６、ゲート２８、ソース２９、ド
レーン３０、ＰＳＧ膜３１、ＡＱ配線３２．保護膜３３
からなるＭＯ８ＦＩＥＴおよび複数個のＭＯ５ＩＣにお
いて、該ＭＯＳＦＥＴ上に耐熱性ポリイミド樹脂として
ＰＩＤ（商品名：日立化成社製）の層３４を厚さ２μｍ
に回転塗布し、２００℃でベークした後、さらにその上
に基板温度３５０℃でＷＦＧとＨ２の混合ガスを原料ガ
スとして、Ｗ層３５を厚さ１μｍ堆積した状態を示す。

第５図（ｂ）は、前記Ｗ層３５およびＰＩＱ層３４のイ
オン打込みされるべき部分を通常のりソグラフイとＲＩ
Ｅを用いて取り除き、Ｂ０イオンを１．５Ｍ　ｅ　Ｖで
Ｉ　Ｘ　１０”ａｍ−”打ち込み、前記ＭＯ３ＦＥＴの
チャネル部分にイオン打込み層３７を形成した状態を示
す、このようにして１本実施例ではＭＯＳＦＥＴのしき
い電圧ｖ？Ｉｌを素子完成後に制御することが可能にな
る。この場合も、Ｗ膜３５とポリイミド膜３４をイオン
打込みのマスクとして使用しているので、チャネル部分
へのイオンのドープは極めて正確に行なうことができる
。

〔発明の効果〕

以上の実施例で示したように、本発明によれば、従来技
術では精度的に実現できなかった加速電圧はぼ５００Ｋ
ｅＶ以上の高エネルギイオンの半導体装置中の所望部分
へのイオン打込みが可能になるため、その技術的な効果
は大である。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図はイオン打込み装
置によるイオン打込み状態を説明するための図、第３図
乃至第５図は本発明の実施例を示す図である。 １・・・イオン線、２・・・偏向プレート、３，１１゜
１４・・・基板、４，１２．１３，１５，１６，１７゜
２２．２３，３４．３５・・・イオン打込みマスク、２
０・・・フィールド酸化膜、１８．２１・・・レジスト
パターン、１９，２４．３７・・・イオン打込み層。 ３６・・・ゲート酸化膜、２５・・・ベース、２６・・
・エミッタ、２７・・・コレクタ、２８・・・ゲート、
２９・・・ソ■１図 第２図 劣　３　図

Claims (1)

【特許請求の範囲】
1. １．半導体基板中の所定領域に高エネルギイオンを打ち
   込むに当り、該イオン打込み用マスクとして、少なくと
   もイオンエネルギ損失の小さい第１層と、該第１層上に
   形成されたイオンエネルギ損失の大きい第２層とからな
   る所定パターンを有するマスクを用いることを特徴とす
   るイオン打込み方法。