JPS6281040A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
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- JPS6281040A JPS6281040A JP22017785A JP22017785A JPS6281040A JP S6281040 A JPS6281040 A JP S6281040A JP 22017785 A JP22017785 A JP 22017785A JP 22017785 A JP22017785 A JP 22017785A JP S6281040 A JPS6281040 A JP S6281040A
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- Japan
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- film layer
- oxidation
- silicon
- sinx
- silicon substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発ＢＡＶｉ半導体集積回路において各素子間を絶縁
分離する素子分離領域の形成方法に関する。
分離する素子分離領域の形成方法に関する。
ＬＳＩ等の半導体集積回路においては、各半導体素子間
を絶縁分離する必要があり、この為に素子分離領域が形
成される。従来、素子分離領域の形成方法としては、主
に選択酸化法が用いられている。
を絶縁分離する必要があり、この為に素子分離領域が形
成される。従来、素子分離領域の形成方法としては、主
に選択酸化法が用いられている。
この選択酸化法としては、例えば文献のフィリップスリ
サーチレボ−７（Ｐｈ１ｌｉｐｓ Ｒｅｓ、 Ｒｅｐ、
、）２５、Ｐ１１８〜１３２．１９７０に示されてい
る方法がある（ｍｌの従来例）。即ち、まずシリコン基
体上にノぞラド用酸化膜（Ｓｔ（ｈ）を５０ＯＡ形成し
た後、耐酸化性膜としてシリコン窒化膜 “（Ｓｉｓ
Ｎ４ン をＬＰ−ＣＶＤ法によｊ）２０００Ａ成長させ
、その後通常の選択エツチング法を用いて開口部を設け
る。次に、高温酸化雰曲気中で酸化を行ない、上記開口
部にフィールド酸化膜を６００ＯＡ成長せしめ、素子分
離領域と成す。この後、５ｉｓＮａ膜及びパッド用酸化
膜を順次エツチング除去することによシ、シリコン基体
上には基体表面が露出した素子形成領域と上記素子分離
領域とが形成される。
サーチレボ−７（Ｐｈ１ｌｉｐｓ Ｒｅｓ、 Ｒｅｐ、
、）２５、Ｐ１１８〜１３２．１９７０に示されてい
る方法がある（ｍｌの従来例）。即ち、まずシリコン基
体上にノぞラド用酸化膜（Ｓｔ（ｈ）を５０ＯＡ形成し
た後、耐酸化性膜としてシリコン窒化膜 “（Ｓｉｓ
Ｎ４ン をＬＰ−ＣＶＤ法によｊ）２０００Ａ成長させ
、その後通常の選択エツチング法を用いて開口部を設け
る。次に、高温酸化雰曲気中で酸化を行ない、上記開口
部にフィールド酸化膜を６００ＯＡ成長せしめ、素子分
離領域と成す。この後、５ｉｓＮａ膜及びパッド用酸化
膜を順次エツチング除去することによシ、シリコン基体
上には基体表面が露出した素子形成領域と上記素子分離
領域とが形成される。
また近年、文献のジャーナルオブエレクトロケミカルリ
サエテイ（Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓｏｃ、
） Ｖｏ１１３１、随１０．Ｐ２３５４〜２３５９，１
９８４及び特公昭５９−５１１２７号公報に示されてい
るように、上記パッド用酸化膜を用いず、また５ｉｌＮ
４膜をＬＰ−ＣＶＤ法により成長させる代わルに、シリ
コン基体上に直接窒素イオンを打ち込み所望の基体表面
をＳ ｉｓ Ｎａ膜層に改質して耐酸化性被膜層を形成
する方法も採られている（第２の従来例）。これを第３
図に基いて説明する。
サエテイ（Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓｏｃ、
） Ｖｏ１１３１、随１０．Ｐ２３５４〜２３５９，１
９８４及び特公昭５９−５１１２７号公報に示されてい
るように、上記パッド用酸化膜を用いず、また５ｉｌＮ
４膜をＬＰ−ＣＶＤ法により成長させる代わルに、シリ
コン基体上に直接窒素イオンを打ち込み所望の基体表面
をＳ ｉｓ Ｎａ膜層に改質して耐酸化性被膜層を形成
する方法も採られている（第２の従来例）。これを第３
図に基いて説明する。
まず同図−）に示す如く、シリコン基体ｌｌ上にノぞタ
ーニングされたレジスト膜１２をマスクとして、打込量
Ｉ Ｘ １０” ｌ０ＮＳ／ｃｍ”、加速を圧ａＫｖの
打ち込み条件で窒素イオンを適訳的に打ち込む。
ーニングされたレジスト膜１２をマスクとして、打込量
Ｉ Ｘ １０” ｌ０ＮＳ／ｃｍ”、加速を圧ａＫｖの
打ち込み条件で窒素イオンを適訳的に打ち込む。
窒素イオンが打ち込まれたシリコン基体１１の表面近傍
（深さ約１５０Ａ程度）は５ｉｌＮ４膜層から成る耐酸
化性被膜層１３に改質される。次に同図偽）に示すよう
に、レジスト膜１２を除去した後、上記５ｉｓＮｉ膜層
１３をマスクとして高温酸化を行ない、フィールド酸化
膜（Ｓｉｇｈ） １４をＢ「定膜厚に成長させる。その
後、Ｓ ｉＩ Ｎ４層１３を除去することによシ前記第
１の従来例と同様に素子形成領域と素子分離領域１４と
を得ることができる。
（深さ約１５０Ａ程度）は５ｉｌＮ４膜層から成る耐酸
化性被膜層１３に改質される。次に同図偽）に示すよう
に、レジスト膜１２を除去した後、上記５ｉｓＮｉ膜層
１３をマスクとして高温酸化を行ない、フィールド酸化
膜（Ｓｉｇｈ） １４をＢ「定膜厚に成長させる。その
後、Ｓ ｉＩ Ｎ４層１３を除去することによシ前記第
１の従来例と同様に素子形成領域と素子分離領域１４と
を得ることができる。
なお、以上の従来例においてはフィールド酸化膜の形成
に先立ち、チャネルストップ領域が形成される場合もあ
る。
に先立ち、チャネルストップ領域が形成される場合もあ
る。
しかしながら、上記第１の従来例においては選択酸化中
に素子形成領域となる耐酸化性被膜の下端部まで酸化膜
が成長し、所謂バーズビークが発生する。このノ々−ズ
ビークの発生に工）回路パターン設計が制約され、集積
回路の高密度化が妨げられるという問題が生ずる。また
、このノ々−ズビークを抑制するにはパッド用酸化膜を
薄く形成するか、もしくは除外すれば良いが、薄く形成
するとＡラド効果が減少するので、耐酸化性被膜と基板
間でのストレスからパターンエツジ付近に結晶欠陥が増
加発生し、これに起因して素子形成時にはリーク電流が
増大するという問題がある。ｔＲラッド化膜を除外する
場合にも上記結晶欠陥発生の問題ハ勿論、シリコン基体
表面の自然酸化膜（通常は数十Ａ）を除去するようにし
ないと選択酸化時のノ々−ズビーク発生の゛問題も回避
出来ない。
に素子形成領域となる耐酸化性被膜の下端部まで酸化膜
が成長し、所謂バーズビークが発生する。このノ々−ズ
ビークの発生に工）回路パターン設計が制約され、集積
回路の高密度化が妨げられるという問題が生ずる。また
、このノ々−ズビークを抑制するにはパッド用酸化膜を
薄く形成するか、もしくは除外すれば良いが、薄く形成
するとＡラド効果が減少するので、耐酸化性被膜と基板
間でのストレスからパターンエツジ付近に結晶欠陥が増
加発生し、これに起因して素子形成時にはリーク電流が
増大するという問題がある。ｔＲラッド化膜を除外する
場合にも上記結晶欠陥発生の問題ハ勿論、シリコン基体
表面の自然酸化膜（通常は数十Ａ）を除去するようにし
ないと選択酸化時のノ々−ズビーク発生の゛問題も回避
出来ない。
上記第２の従来例では、耐酸化性被膜を積層形成スル事
なくシリコン基体の表面近傍に直接窒素イオンを打ち込
む事によｐ耐酸化性被膜層を形成する為バーズビークの
発生は抑制され、また結晶欠陥発生も軽減されるが素子
形成領域全体に窒素°イオンインプラを行うのでインプ
ラダメージが大きい。このインプラダメージや上記耐酸
化性被膜層を完全に除去する事が困難な為、素子特性と
してリーク電流が１桁程度大きくなるという問題がある
。
なくシリコン基体の表面近傍に直接窒素イオンを打ち込
む事によｐ耐酸化性被膜層を形成する為バーズビークの
発生は抑制され、また結晶欠陥発生も軽減されるが素子
形成領域全体に窒素°イオンインプラを行うのでインプ
ラダメージが大きい。このインプラダメージや上記耐酸
化性被膜層を完全に除去する事が困難な為、素子特性と
してリーク電流が１桁程度大きくなるという問題がある
。
従って本発明は、以上述べたバーズビークの発生、結晶
欠陥の発生、及びリーク電流増大の諸問題を解消し、半
導体集積回路の電気的特性並びに集積度を向上させ得る
素子分離領域の形成方法を提供する事を目的とする。
欠陥の発生、及びリーク電流増大の諸問題を解消し、半
導体集積回路の電気的特性並びに集積度を向上させ得る
素子分離領域の形成方法を提供する事を目的とする。
本発明に係る素子分離領域の形成方法は、窒素イオンの
打ち込みとシリコンの蒸着とを併用してシリコン基体上
にシリコン窒化膜層を形成すると共に、選択酸化の際こ
のシリコン窒化膜層を耐酸化性被膜層として用いフィー
ルド酸化膜を形成するものである。
打ち込みとシリコンの蒸着とを併用してシリコン基体上
にシリコン窒化膜層を形成すると共に、選択酸化の際こ
のシリコン窒化膜層を耐酸化性被膜層として用いフィー
ルド酸化膜を形成するものである。
本発明は、以上のように窒素イオンの打ち込みとシリコ
ンの蒸着とを併用してシリコン基体上にシリコン窒化膜
を直接成長させ形成するようにしたので、シリコン基体
との界面におけるストレスが緩和されると共に、シリコ
ン基体へのインプラダメージが抑制される。
ンの蒸着とを併用してシリコン基体上にシリコン窒化膜
を直接成長させ形成するようにしたので、シリコン基体
との界面におけるストレスが緩和されると共に、シリコ
ン基体へのインプラダメージが抑制される。
また選択酸化の際には、上記窒化シリコン膜を耐酸化性
被膜として用いる為、ノ々−ズビークの発生が抑制され
る。
被膜として用いる為、ノ々−ズビークの発生が抑制され
る。
以下第１図及び第２図を基に、本発明の一実施例を詳細
に説明する。まず第１図（ａ）に示すように、（１００
）＃晶軸を有するシリコン基体（Ｐ型）□を真空槽（図
示せず）中に配置し、到達真空度がＩ Ｘ Ｉ Ｏ”−
’ Ｔｏｒｒ程度となる迄排気する。そして、ＩＶＤ法
（Ｉｏｎ ａｎｄ Ｖａｐｏｒ Ｄｅｐｏａｉｔｉｏｎ
）によシ窒累イオン（Ｎ＋またはＮ２＋）の打ち込みと
シリコンの蒸着とを同時に行う。この場合、シリコンの
成長速度を２０ Ａ／ｍｌｎ 以上、窒素イオン打込条
件として加速電圧５〜２０ＫｅＶ、電流ｖ！ｊ度０．０
５〜！；ｍＡ／♂、時間を１〜３５分程度分根る。また
、窒素イオンの打ち込みはシリコン蒸着後に行うように
しそも良い。同図の実線の矢印は窒素イオンの、また破
線の矢印はシリコン蒸発物の飛翔状況を示している。
に説明する。まず第１図（ａ）に示すように、（１００
）＃晶軸を有するシリコン基体（Ｐ型）□を真空槽（図
示せず）中に配置し、到達真空度がＩ Ｘ Ｉ Ｏ”−
’ Ｔｏｒｒ程度となる迄排気する。そして、ＩＶＤ法
（Ｉｏｎ ａｎｄ Ｖａｐｏｒ Ｄｅｐｏａｉｔｉｏｎ
）によシ窒累イオン（Ｎ＋またはＮ２＋）の打ち込みと
シリコンの蒸着とを同時に行う。この場合、シリコンの
成長速度を２０ Ａ／ｍｌｎ 以上、窒素イオン打込条
件として加速電圧５〜２０ＫｅＶ、電流ｖ！ｊ度０．０
５〜！；ｍＡ／♂、時間を１〜３５分程度分根る。また
、窒素イオンの打ち込みはシリコン蒸着後に行うように
しそも良い。同図の実線の矢印は窒素イオンの、また破
線の矢印はシリコン蒸発物の飛翔状況を示している。
上記の如きＩＶＤ法によって、シリコン基体ｌの表面に
は窒化シリコン膜Ｎｉ （ＳｉｓＮｉ ）から成る＠酸
化性被膜層２が約６０ＯＡ形成される。第２図は、Ａ
Ｅ Ｓ （Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ ５ｐｅｃｔ
ｒｏｓｃｏｐｙ ）分析法による上記５ｌｌＮ４膜２の
深さ方向に対する窒素イオンプロファイルの測定結果を
示したものである。同図から、ＩＶＤ法によ多形成され
たＳｉｓＮ４Ｍ２Ｕ約６０ＯＡの深さ迄、均質に形成さ
れている事が確認される。
は窒化シリコン膜Ｎｉ （ＳｉｓＮｉ ）から成る＠酸
化性被膜層２が約６０ＯＡ形成される。第２図は、Ａ
Ｅ Ｓ （Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ ５ｐｅｃｔ
ｒｏｓｃｏｐｙ ）分析法による上記５ｌｌＮ４膜２の
深さ方向に対する窒素イオンプロファイルの測定結果を
示したものである。同図から、ＩＶＤ法によ多形成され
たＳｉｓＮ４Ｍ２Ｕ約６０ＯＡの深さ迄、均質に形成さ
れている事が確認される。
次に同図（ｂ）に示す如く、レジスト膜３ ｔ−７００
０〜８０００Ａ程度塗布した後、ノぐターニングを施し
開口部４を形成する。そして露出したＳ ｉ３ Ｎ４膜
層２を、例えばＣＣＬｍ 十ＣＨＣＡｓの混合ガスを用
いてドライエラチンし除去する。ウェットエツチングで
も、熱リン酸エツチング液を使用して行り事が出来る。
０〜８０００Ａ程度塗布した後、ノぐターニングを施し
開口部４を形成する。そして露出したＳ ｉ３ Ｎ４膜
層２を、例えばＣＣＬｍ 十ＣＨＣＡｓの混合ガスを用
いてドライエラチンし除去する。ウェットエツチングで
も、熱リン酸エツチング液を使用して行り事が出来る。
続いてレジスト膜３をマスクとして、加速を圧４０ Ｋ
Ｖ １打込Ｊｉ ３ Ｘ ｌ ０１３Ｉ ＯＮｓ／ｃｍ
”程度の打ち込み条件でホウ素イオン（Ｂ＋）を打ち込
み、チャンネルストップ領域（Ｐ＋型）５を形成する。
Ｖ １打込Ｊｉ ３ Ｘ ｌ ０１３Ｉ ＯＮｓ／ｃｍ
”程度の打ち込み条件でホウ素イオン（Ｂ＋）を打ち込
み、チャンネルストップ領域（Ｐ＋型）５を形成する。
なおこの場合、５ＬｓＮａ膜層２を通してホウ素イオン
を打ち込み、チャンネルストップ領域（Ｐ”Ｍ） ５を
形成するようにしても良い。
を打ち込み、チャンネルストップ領域（Ｐ”Ｍ） ５を
形成するようにしても良い。
次いでレジスト膜３を除去し、Ｉ ０００ ’Ｃ、Ｈｚ
＋０３の酸化雰囲気中で熱的酸化を約３時間施す事によ
シ、露出したシリコン基体１表面部にフィールド酸化膜
（ＳｉＣｈ）６を約６０００人成長式せ、同図（ｃｌの
如き構造を得る（選択酸化処理）。この工程中、Ｓｉ３
Ｎ４膜層２上にもシリコン酸化膜（Ｓ ｉｏｎ ）（図
示せず）が薄く形成される。
＋０３の酸化雰囲気中で熱的酸化を約３時間施す事によ
シ、露出したシリコン基体１表面部にフィールド酸化膜
（ＳｉＣｈ）６を約６０００人成長式せ、同図（ｃｌの
如き構造を得る（選択酸化処理）。この工程中、Ｓｉ３
Ｎ４膜層２上にもシリコン酸化膜（Ｓ ｉｏｎ ）（図
示せず）が薄く形成される。
そして、上記の薄い５ｔ（ｈ膜層−７ツ酸を用いてエツ
チング除去し、次に３１３ Ｎ４膜層２を熱リン酸によ
シエッチング除去すれば、同図（ｄ）に示すよりに素子
形成領域７と素子分離領域６の形成が完了する。この後
の工程は、例えば通常のＭＯＳプロセスと同じでめる。
チング除去し、次に３１３ Ｎ４膜層２を熱リン酸によ
シエッチング除去すれば、同図（ｄ）に示すよりに素子
形成領域７と素子分離領域６の形成が完了する。この後
の工程は、例えば通常のＭＯＳプロセスと同じでめる。
なお、上述したＳ ｉ！ Ｎ４膜層２の形成においては
、形成時間、インプラ加速電圧と電流＠度、更にシリコ
ン蒸着速度等を制御する事にょシ窒累イオンのプロファ
イルを任意に設定する事が出来る。従って、例えばシリ
コン基体１との界面近傍をシリコンリッチとし、表面層
に化学量論性を持たせるようにすれば従来間組となって
いたシリコン基体１でのインプラダメージと結晶欠陥発
生を同時に回避出来、しかも耐酸化性としての機能は十
分維持される事となる。
、形成時間、インプラ加速電圧と電流＠度、更にシリコ
ン蒸着速度等を制御する事にょシ窒累イオンのプロファ
イルを任意に設定する事が出来る。従って、例えばシリ
コン基体１との界面近傍をシリコンリッチとし、表面層
に化学量論性を持たせるようにすれば従来間組となって
いたシリコン基体１でのインプラダメージと結晶欠陥発
生を同時に回避出来、しかも耐酸化性としての機能は十
分維持される事となる。
以上詳細に説明したように、本発明によれば、窒素イオ
ンの打ち込みとシリコンの蒸着とを併用してシリコン基
体上にシリコン窒化膜層を直接形成するようにしたので
、窒素イオンプロファイルを最適化する事によｐ、イン
プラダメージ及び結晶欠陥発生が十分低減され、従って
リーク電流増大を抑制する事が出来るという効果がある
。
ンの打ち込みとシリコンの蒸着とを併用してシリコン基
体上にシリコン窒化膜層を直接形成するようにしたので
、窒素イオンプロファイルを最適化する事によｐ、イン
プラダメージ及び結晶欠陥発生が十分低減され、従って
リーク電流増大を抑制する事が出来るという効果がある
。
また、シリコン基体とシリコン窒化膜層との間には、Ｒ
ラド用酸化膜や自然酸化膜が介在しない為、選択酸化を
施す際ノ々−ズビークの発生が抑えられ集積度を向上さ
せる事が出来るという効果もある。
ラド用酸化膜や自然酸化膜が介在しない為、選択酸化を
施す際ノ々−ズビークの発生が抑えられ集積度を向上さ
せる事が出来るという効果もある。
さらに、従来シリコン窒化膜を形成するには、主にＣＶ
Ｄ法によシ８ｏｏ℃程度の高温で５１ｇ４．５ｊＣｔ４
等の可燃性や毒性のあるガスを熱分解する必要があ
ったが、本発明ではこれらの処理は不要となる為、製造
時における安全性等を向上する事か出来るという効果も
ある。
Ｄ法によシ８ｏｏ℃程度の高温で５１ｇ４．５ｊＣｔ４
等の可燃性や毒性のあるガスを熱分解する必要があ
ったが、本発明ではこれらの処理は不要となる為、製造
時における安全性等を向上する事か出来るという効果も
ある。
第１図は本発明の一実施例を説明する工程断面図、第２
図は本発明において形成される５ｌｓＮａａ中の窒素イ
オンプロファイルを示すＡＥＳ分析結果、第３図は従来
方法を説明する工程断面図である。 １・・・シリコン基体（（１００）軸、Ｐ型）、２・・
・耐酸化性被膜層（ＳｉｍＮ４膜層）、５・・・チャン
ネルストップ領域（Ｐ型）、６・・・フィールド酸化膜
（Ｓｌｏｗ）、素子分離領域、７・・・素子形成領域。 特許出願人 沖電気工業株式会社 ４さくＡ＞ ５２了Ｎ＋ハ簀中の窒脣、イオソθアＤフフイル）汗、
４４石５９．析劉り釆第２図 手続補正書 昭和６１年７月１８日 特許庁長官 黒ｆ７Ｉ１１）１燻殿 １、事件の表示 昭和６０年 特 許 願第２２０１７７ 号２、発明
の名称 素子分離領域の形成方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
的〕６、補正の対象 明、ｍ＋ｖｏ％明の詳細な説明及び図面の簡単な説７、
補正の内容 （１） 明細書の下記の個所に記載のｒ ５ｉ３Ｎ４
Ｊをｒ ＳｉＮｘ Ｊと訂正する。 第３頁１０行及び１９行、第４貞１行及び３行、第７頁
１５行、第８頁５行及び１３行、第９貞１行、４行及び
９行、第１０頁１９行、第１１頁４行 （２）明細書の第３頁１５行の「打込量ｌＸ１０１６Ｉ
ｏＮｓ／ｉ Ｊビ打込童１×１０１フエＯＮＳ／Ｃｄ」
と訂正する、 （３） 明細書の第８頁１７行の「約３時間」を「約
２時間」と訂正する。 （４） 図面の第１図及び第３図の一部の符号説明を
夫々添付図面の如く訂正する。 率兄明の！！旗イ列Ｕ兄明する工（１斤面図第１図
図は本発明において形成される５ｌｓＮａａ中の窒素イ
オンプロファイルを示すＡＥＳ分析結果、第３図は従来
方法を説明する工程断面図である。 １・・・シリコン基体（（１００）軸、Ｐ型）、２・・
・耐酸化性被膜層（ＳｉｍＮ４膜層）、５・・・チャン
ネルストップ領域（Ｐ型）、６・・・フィールド酸化膜
（Ｓｌｏｗ）、素子分離領域、７・・・素子形成領域。 特許出願人 沖電気工業株式会社 ４さくＡ＞ ５２了Ｎ＋ハ簀中の窒脣、イオソθアＤフフイル）汗、
４４石５９．析劉り釆第２図 手続補正書 昭和６１年７月１８日 特許庁長官 黒ｆ７Ｉ１１）１燻殿 １、事件の表示 昭和６０年 特 許 願第２２０１７７ 号２、発明
の名称 素子分離領域の形成方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
的〕６、補正の対象 明、ｍ＋ｖｏ％明の詳細な説明及び図面の簡単な説７、
補正の内容 （１） 明細書の下記の個所に記載のｒ ５ｉ３Ｎ４
Ｊをｒ ＳｉＮｘ Ｊと訂正する。 第３頁１０行及び１９行、第４貞１行及び３行、第７頁
１５行、第８頁５行及び１３行、第９貞１行、４行及び
９行、第１０頁１９行、第１１頁４行 （２）明細書の第３頁１５行の「打込量ｌＸ１０１６Ｉ
ｏＮｓ／ｉ Ｊビ打込童１×１０１フエＯＮＳ／Ｃｄ」
と訂正する、 （３） 明細書の第８頁１７行の「約３時間」を「約
２時間」と訂正する。 （４） 図面の第１図及び第３図の一部の符号説明を
夫々添付図面の如く訂正する。 率兄明の！！旗イ列Ｕ兄明する工（１斤面図第１図
Claims (2)
- （１）半導体集積回路の各素子間を絶縁分離する素子分
離領域の形成方法において、窒素イオンの打ち込みとシ
リコンの蒸着とを併用してシリコン基体上にシリコン窒
化膜層を形成する工程と、このシリコン窒化膜層をパタ
ーニングする工程と、パターニングされた前記シリコン
窒化膜層を耐酸化性被膜層に用いてフィールド酸化膜を
形成する工程とを有する事を特徴とする素子分離領域の
形成方法。 - （２）上記シリコン窒化膜層を上記窒素イオンの打ち込
みと上記シリコンの蒸着とを同時に行う事により形成す
る特許請求の範囲第（１）項記載の素子分離領域の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22017785A JPS6281040A (ja) | 1985-10-04 | 1985-10-04 | 素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22017785A JPS6281040A (ja) | 1985-10-04 | 1985-10-04 | 素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281040A true JPS6281040A (ja) | 1987-04-14 |
Family
ID=16747090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22017785A Pending JPS6281040A (ja) | 1985-10-04 | 1985-10-04 | 素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223908B1 (ko) * | 1996-11-06 | 1999-10-15 | 구본준 | 반도체 소자의 격리층 형성 방법 |
| JP2005532698A (ja) * | 2002-07-11 | 2005-10-27 | インターナショナル レクティファイアー コーポレイション | トレンチ型ショットキ・バリア・ダイオード |
-
1985
- 1985-10-04 JP JP22017785A patent/JPS6281040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223908B1 (ko) * | 1996-11-06 | 1999-10-15 | 구본준 | 반도체 소자의 격리층 형성 방법 |
| JP2005532698A (ja) * | 2002-07-11 | 2005-10-27 | インターナショナル レクティファイアー コーポレイション | トレンチ型ショットキ・バリア・ダイオード |
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