JPS63122156A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63122156A JPS63122156A JP26805886A JP26805886A JPS63122156A JP S63122156 A JPS63122156 A JP S63122156A JP 26805886 A JP26805886 A JP 26805886A JP 26805886 A JP26805886 A JP 26805886A JP S63122156 A JPS63122156 A JP S63122156A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路を製造する際に使用する素子
分離技術に関する。
分離技術に関する。
半導体集積回路の製造において素子分離技術は欠くこと
のできない技術である。特にＭＯＳ ＩＣにおいては
ＬＯＣＯ３法が用いられているが、この方法では素子領
域にあらかじめシリコン窒化膜をＣＶＤにより形成して
おき、次に酸化を行う。
のできない技術である。特にＭＯＳ ＩＣにおいては
ＬＯＣＯ３法が用いられているが、この方法では素子領
域にあらかじめシリコン窒化膜をＣＶＤにより形成して
おき、次に酸化を行う。
このシリコン窒化膜は非常に酸化速度が遅いので、この
酸化の間に、シリコン窒化膜を被着していない素子分離
領域のみ選択的に厚い酸化膜が形成される。この方法で
は、集積回路の微細化が進んで（ると、シリコン窒化膜
エツジでの酸化膜の横方向への食い込み、いわゆるバー
ズビークやバーズヘッドの問題が発生し、微細化が困難
となる。またこの方法ではＣＶＤによるシリコン窒化膜
を用いるため、工程が長（か′かること、ＣＶＤ装置が
必要なことでプロセスコストが高いという欠点があった
争 〔発明の目的〕 本発明は、ＬＯＣＯ３法などにおけるＣＶＤ窒化膜を用
いる選択酸化法の欠点を改善し、ＣＶＤ装置を用いなく
ても実施でき、プロセスコストの低い選択酸化法を提供
することを目的とするものである。
酸化の間に、シリコン窒化膜を被着していない素子分離
領域のみ選択的に厚い酸化膜が形成される。この方法で
は、集積回路の微細化が進んで（ると、シリコン窒化膜
エツジでの酸化膜の横方向への食い込み、いわゆるバー
ズビークやバーズヘッドの問題が発生し、微細化が困難
となる。またこの方法ではＣＶＤによるシリコン窒化膜
を用いるため、工程が長（か′かること、ＣＶＤ装置が
必要なことでプロセスコストが高いという欠点があった
争 〔発明の目的〕 本発明は、ＬＯＣＯ３法などにおけるＣＶＤ窒化膜を用
いる選択酸化法の欠点を改善し、ＣＶＤ装置を用いなく
ても実施でき、プロセスコストの低い選択酸化法を提供
することを目的とするものである。
本発明は、素子分離領域にアルゴンなどの不活性原子を
高ドーズ量イオン注入することにより基板表面をアモル
ファス化し、次いでこのアモルファス化された素子分離
領域とアモルファス化されていない通常の素子領域との
基板の酸化速度差を利用し、シリコン窒化膜のマスク効
果を用いることなく、選択的に素子分離領域上へ厚いフ
ィールド酸化膜を形成するものである。
高ドーズ量イオン注入することにより基板表面をアモル
ファス化し、次いでこのアモルファス化された素子分離
領域とアモルファス化されていない通常の素子領域との
基板の酸化速度差を利用し、シリコン窒化膜のマスク効
果を用いることなく、選択的に素子分離領域上へ厚いフ
ィールド酸化膜を形成するものである。
次に本発明の実施例について説明する。
図は本発明方法の製造過程を示すもので、まず第１図に
示すように、シリコン基板１にイオン注入のマスクとな
るべきフォトレジスト２を塗布し、素子分離領域パター
ンを通常のフォトリソグラフィ技術により形成し、窓３
を開ける０次いで高加速電圧形イオン注入装置を用いて
Ａｒ原子を１０１４〜１０鵞％ｅ１ｍ −”のドーズ量
でイオン注入４し、シリコン基板１の表面の窓３の部分
をアモルファス化する。このときシリコン基板１のアモ
ルファス化される深さは、イオン注入の加速電圧に依存
するが、次工程でなるべく効率よく厚いフィールド酸化
膜を得るためには高加速電圧が望ましい、しかしマスク
材として用いるフォトレジストの厚さにも関係するから
あまり高くはできない。例えばフォトレジスト膜厚を２
μｍ程度とやや厚くしておき、加速電圧３００ｋｅＶで
Ａｒを打ち込んだ場合、シリコン基板中の約０．３μｍ
の深さのところにピーク番持つことになるが、これによ
りほぼ０．４μｍの深さにわたってアモルファス化され
ることになる。
示すように、シリコン基板１にイオン注入のマスクとな
るべきフォトレジスト２を塗布し、素子分離領域パター
ンを通常のフォトリソグラフィ技術により形成し、窓３
を開ける０次いで高加速電圧形イオン注入装置を用いて
Ａｒ原子を１０１４〜１０鵞％ｅ１ｍ −”のドーズ量
でイオン注入４し、シリコン基板１の表面の窓３の部分
をアモルファス化する。このときシリコン基板１のアモ
ルファス化される深さは、イオン注入の加速電圧に依存
するが、次工程でなるべく効率よく厚いフィールド酸化
膜を得るためには高加速電圧が望ましい、しかしマスク
材として用いるフォトレジストの厚さにも関係するから
あまり高くはできない。例えばフォトレジスト膜厚を２
μｍ程度とやや厚くしておき、加速電圧３００ｋｅＶで
Ａｒを打ち込んだ場合、シリコン基板中の約０．３μｍ
の深さのところにピーク番持つことになるが、これによ
りほぼ０．４μｍの深さにわたってアモルファス化され
ることになる。
アモルファス化の後、フォトレジスト２を除去すること
により、第２図に示すように窓３に対応する部分にアモ
ルファス化領域、すなわち素子分離領域５を有するシリ
コン基板１が得られる。
により、第２図に示すように窓３に対応する部分にアモ
ルファス化領域、すなわち素子分離領域５を有するシリ
コン基板１が得られる。
次に選択酸化工程に入り、例えば１０００℃において酸
素と水素の燃焼によるスチーム酸化法により約４０分酸
化すると、アモルファス化された素子分離領域５では４
〜５倍の増速酸化が行われるので、はぼ１００００人の
酸化膜が得られる。・これに対して素子領域６では２５
００人程度０酸化膜にとどまるから、第３図に示すよう
に、選択的に酸化膜を厚（形成したシリコン基板、すな
わち厚いフィールド酸化膜７とそれに対し薄い素子領域
酸化膜８とを表面に有するシリコン基板１が得られる。
素と水素の燃焼によるスチーム酸化法により約４０分酸
化すると、アモルファス化された素子分離領域５では４
〜５倍の増速酸化が行われるので、はぼ１００００人の
酸化膜が得られる。・これに対して素子領域６では２５
００人程度０酸化膜にとどまるから、第３図に示すよう
に、選択的に酸化膜を厚（形成したシリコン基板、すな
わち厚いフィールド酸化膜７とそれに対し薄い素子領域
酸化膜８とを表面に有するシリコン基板１が得られる。
その後の工程は、通常のシリコンゲートプロセスに従い
、素子領域酸化１ＩＩＩ８をいったん除去する。
、素子領域酸化１ＩＩＩ８をいったん除去する。
このときフィールド酸化膜も同時に減少し、７５００人
程度０なるが、なおフィールド酸化膜として十分な膜厚
を得ることができる０次いでゲート酸化により素子領域
に２５０〜１０００人のゲート酸化膜を形成し、ポリシ
リコン膜をＣＶＤ法にて被着形成しゲート電極材とする
。
程度０なるが、なおフィールド酸化膜として十分な膜厚
を得ることができる０次いでゲート酸化により素子領域
に２５０〜１０００人のゲート酸化膜を形成し、ポリシ
リコン膜をＣＶＤ法にて被着形成しゲート電極材とする
。
このように本発明によれば、シリコン窒化膜をマスクと
する従来のＬＯＣＯ５法に比して工数低減が可能となる
０次表は従来技術による場合と本発明の場合の工程比較
をゲート酸化工程まで示したもので、工程的には３工程
短くなる。
する従来のＬＯＣＯ５法に比して工数低減が可能となる
０次表は従来技術による場合と本発明の場合の工程比較
をゲート酸化工程まで示したもので、工程的には３工程
短くなる。
Ａｒ原子の横方開広がりは約０．ＩＩＩｍであるため、
選択酸化により形成されるバーズビークは０．３μｍ程
度におさえることができ、従来法の０．５〜０．７μｍ
に比して極めて小さい。
選択酸化により形成されるバーズビークは０．３μｍ程
度におさえることができ、従来法の０．５〜０．７μｍ
に比して極めて小さい。
なお、イオン注入に使用する不活性原子としては、アル
ゴンのほかに窒素なども使用することができる。
ゴンのほかに窒素なども使用することができる。
本発明によれば、素子分離領域にアルゴンなどの不活性
原子を高ドーズすることにより、シリコン基板上の素子
分離領域をアモルファス化し、シリコン基板の酸化速度
を増加させるものであるが、簡単に酸化することにより
選択的に素子分離領域上の酸化膜厚のみを厚く形成する
ことができ、工程数を従来より低減することが可能とな
り、またシリコン窒化膜を必要としないため高価な減圧
ＣＶＤ装置が不要となり、プロセスコストを著しく低減
することができる。さらに不活性原子を使用することに
よりバーズビークを小さい値に抑制することができるか
ら、微細加工により適している。
原子を高ドーズすることにより、シリコン基板上の素子
分離領域をアモルファス化し、シリコン基板の酸化速度
を増加させるものであるが、簡単に酸化することにより
選択的に素子分離領域上の酸化膜厚のみを厚く形成する
ことができ、工程数を従来より低減することが可能とな
り、またシリコン窒化膜を必要としないため高価な減圧
ＣＶＤ装置が不要となり、プロセスコストを著しく低減
することができる。さらに不活性原子を使用することに
よりバーズビークを小さい値に抑制することができるか
ら、微細加工により適している。
第１図〜第３図は本発明方法の製造工程を示す説明図で
ある。 １・・・シリコン基板、 ２・・・フォトレジスト、
３・・・窓、 ４・・・イオン注入、 ５・・・素子分
離領域、６・・・素子領域、 ７・・・フィールド酸化
膜、 ８・・・素子領域酸化膜。
ある。 １・・・シリコン基板、 ２・・・フォトレジスト、
３・・・窓、 ４・・・イオン注入、 ５・・・素子分
離領域、６・・・素子領域、 ７・・・フィールド酸化
膜、 ８・・・素子領域酸化膜。
Claims (1)
- 【特許請求の範囲】 １）選択酸化により半導体集積回路の素子間を絶縁分離
する方法において、選択的にフィールド酸化膜を成長さ
せる部分にあらかじめ不活性原子を高濃度イオン注入し
た後酸化を行うことを特徴とする半導体集積回路の製造
方法。 ２）特許請求の範囲第１項記載の製造方法において、不
活性原子としてアルゴンを用いることを特徴とする半導
体集積回路の製造方法。 ３）特許請求の範囲第１項記載の製造方法において、不
活性原子として窒素を用いることを特徴とする半導体集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26805886A JPS63122156A (ja) | 1986-11-11 | 1986-11-11 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26805886A JPS63122156A (ja) | 1986-11-11 | 1986-11-11 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122156A true JPS63122156A (ja) | 1988-05-26 |
Family
ID=17453302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26805886A Pending JPS63122156A (ja) | 1986-11-11 | 1986-11-11 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122156A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
| KR100258577B1 (ko) * | 1997-12-01 | 2000-06-15 | 윤종용 | 반도체 장치의 제조방법 |
| JP2001003186A (ja) * | 1999-05-10 | 2001-01-09 | Air Prod And Chem Inc | 銅の異方性エッチング方法 |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-11-11 JP JP26805886A patent/JPS63122156A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
| US5739580A (en) * | 1995-05-04 | 1998-04-14 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
| KR100258577B1 (ko) * | 1997-12-01 | 2000-06-15 | 윤종용 | 반도체 장치의 제조방법 |
| JP2001003186A (ja) * | 1999-05-10 | 2001-01-09 | Air Prod And Chem Inc | 銅の異方性エッチング方法 |
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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