JPS62193166A - 相補型ｍｉｓ集積回路のウエル形成方法 - Google Patents

相補型ｍｉｓ集積回路のウエル形成方法

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JPS62193166A
JPS62193166A JP61034694A JP3469486A JPS62193166A JP S62193166 A JPS62193166 A JP S62193166A JP 61034694 A JP61034694 A JP 61034694A JP 3469486 A JP3469486 A JP 3469486A JP S62193166 A JPS62193166 A JP S62193166A
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JP
Japan
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region
integrated circuit
ion implantation
semiconductor substrate
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JP61034694A
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Ichiro Matsuo
一郎 松尾
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Panasonic Holdings Corp
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Matsushita Electronics Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は相補型ＭＩＳ集積回路特に高密度相補型ＭＩＳ
集積回路のウェル形成方法に関する。
従来の技術 微細な相補型ＭＩＳ集積回路においては、ｎチャネル間
工ＳトランジスタおよびｐチャネルＭＩＳトランジスタ
それぞれの特性を最適化するために、ｐ型およびｐ型の
両方のウェル領域を例えばｎ−型半導体基板上に形成す
るのが一般的である０これらのｐ型ウェル領域およびｎ
型ウェル領域は自己整合的に形成するのが素子面積の削
減の点から望ましいが、従来から知られているこのよう
な方法の１つは以下に示すような方法であった。
第２図ａ　−ｄは、従来例の相補型ＭＩＳ集積回路のウ
ェルの形成方法を示す工程断面図である０まず、第２図
ａに示すようにｎ−型シリコン基板１上に酸化膜２を形
成した後、その上の一部に選択的に窒化シリコン膜３を
形成し、前記窒化シリコン膜３をマスクとしてｎ−型シ
リコン基板１中にｎ型不純物をイオン注入し、ｎ型イオ
ン注入領域４を形成する。
次に、第２図すに示すように、窒化シリコン膜３をマス
クとしていわゆる選択酸化を行ないマスク酸化膜５を形
成する。この時ｎ型イオン注入領域４は電気的に活性化
され、しかもｎ−型シリコン基板１中への拡散が進行し
てｎ型領域４１となる０ 続いて、第２図Ｃに示すように、窒化シリコン膜３をエ
ツチング除去し、マスク酸化膜５をマスクとし、酸化膜
２を通してｎ−型シリコン基板１中にｐ型不純物をイオ
ン注入し、ｐ型イオン注入領域６を形成する。
次に、１１５０〜１２００’Ｃの温度で熱処理を施すと
、第２図ｄに示すようにｎ型領域４１は拡散してｎ型ウ
ェル領域４２となり、またｐ型イオＥｌｅｃｔｒｏｎ、
Ｄｅｖｉｃｅｓ）、　ｖｏｗ、　Ｅ　Ｄ　−２８、Ｎｏ
、　１　。
ｐ、６．１９８１年） 発明が解決しようとする問題点 上記に示したような従来例の相補型ＭＩＳ集積回路の製
造方法では、マスク酸化膜５を、窒化シリコン膜３をマ
スクとしたいわゆる選択酸化により形成するが、この選
択酸化工程において、窒化シリコン膜とシリコン基板と
の間に発生する応力による転位の形成という問題が有る
。また不純物の導入された領域を熱酸化するため、この
不純物の偏析により、ウェル領域の不純物濃度がばらつ
きやすいという問題も有る。さらに、選択酸化が困難な
半導体基板、例えばＧ　ａ　Ａ　ｓには適用できないと
いう問題点も有る。
問題点を解決するだめの手段 前記の問題点を解決するため本発明は半導体基板中に一
導電型の第１の不純物を注入する工程と、前記半導体基
板上の所定の領域にホトレジスト膜を形成する工程と、
前記ホトレジスト膜をマスクとして前記半導体基板をエ
ツチングして前記第１の不純物を除去する工程と、前記
ホトレジスト膜をマスクとして前記半導体基板中に前記
第１の不純物と反対導電型の第２の不純物を注入する工
程と、其の後前記半導体基板を熱処理する工程とを含む
事を特徴とする相補型ＭＩＳ集積回路のウェル形成方法
を提供する。
作　　用 この相補型ＭＩＳ集積回路のウェル形成方法によれば、
窒化シリコン膜の形成及び選択酸化工程なしにｐ型ウェ
ル領域とｎ型ウェル領域とを自己整合的に形成できるの
で、欠陥が少なく特性の良好な相補型ＭＩＳ集積回路が
得られ、かつ選択酸化が困難な、例えばＧ　ａ　Ａ　ｓ
基板にも本方法を適用出来る。
実施例 第１図ａ　％　ｅは、本発明の相補型ＭＩＳ集積回路の
ウェル形成方法の一実施例を示す工程断面図である。
まず第１図ａに示すように、ｎ−型７リコン基板１１に
１×１ｏ１２〜１×１０　原子／Ｃ−程度のｎ型不純物
イオンを注入し、ｎ型イオン注入領域１４を形成する。
この時、ｎ−型シリコン基板の表面にはｎ型不純物イオ
ンが十分透過する程度の薄い膜、例えば酸化膜が有って
もよい。
次に、第１図すに示すように所望の領域を７オトレジス
ト膜１７で覆い、続いて第１図Ｃに示すように、フォト
レジスト膜１７をマスクとしてｎ型イオン注入領域１４
をエツチングし、ｎ″型ンリコン基板１１を露出させる
。ｎ型イオン注入領域１４の深さは、イオン注入時のエ
ネルギーを適当に選ぶことによｐＱ、１／１ｍ程度にす
ることも可能であり、従ってエツチング深さもあまり大
きくする必要は無い。
ついで、第１図ｄに示すように、フォトレジスト膜１７
を再びマスクとして用いて、１×１０１２〜１×１０１
５原子／−程度のｐ型不純物をイオン注入し、ｐ型イオ
ン注入領域１６を形成する。
次に、微量の酸素を含む雰囲気中で１１６０〜１２ｏＯ
℃の温度で熱処理を行なうと、第１図ｅに示すように、
ｎ型ウェル領域１４１．ｐ型ウェル領域１６１および酸
化膜１８が形成される。酸化膜１８は、シリコンの窒化
を防止するために必要であるが、１１６０〜１２００℃
の熱処理より以前に低温で形成しておいてもよい。
なお、上記の実施例においては説明の都合上、基板をｎ
−型としたが、これは目的に応じてｐ−型としても工程
的には何ら変りはない。またイオン注入順序も上記実施
例の逆の順序であって差しつかえない。さらに、基板と
して用いる材料が／リコン以外のものであっても同様の
工程が適用できる。
発明の効果 以上のように本発明の相補型ｍＩｓ集積回路のウェル形
成方法によれば、窒化シリコン膜の形成及び選択酸化に
よる結晶欠陥等の発生なしに、ｐ型ウェル領域およびｎ
型ウェル領域が自己整合的に形成でき、かつ選択酸化が
困難な、例えばＧ　ａ　Ａ　ｓ基板に本方法を適用出来
る。従って、本発明によって形成されたウェハ内には高
性能でかつ信頼性の高い相補型ＭＩＳ集積回路を形成出
来る。
【図面の簡単な説明】
第１図ａ　％　６１は本発明の相補型Ｍ工Ｓ集積回路の
ウェル形成方法を示す工程断面図、第２図ａ〜ｄは従来
例の相補型ＭＩＳ集積回路のウェル形成方法を示す工程
断面図である。 １１・・・・・・ｎ−型シリコン基板、１４・・・・・
・ｎ型イオン注入領域、１４１・・団・ｎ型ウェル領域
、１６・・・・・・ｐ型イオン注入領域、１６１・・・
・・・ｐ型ウェル領域、１ア・・・・・・ホトレジスト
膜、１８・・・・・・酸化シリコン膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　２　図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板中に一導電型の第１の不純物を注入する工程
    と、前記半導体基板上の所定の領域にホトレジスト膜を
    形成する工程と、前記ホトレジスト膜をマスクとして前
    記半導体基板をエッチングして前記第１の不純物を除去
    する工程と、前記ホトレジスト膜をマスクとして前記半
    導体基板中に前記第１の不純物と反対導電型の第２の不
    純物を注入する工程と、其の後前記半導体基板を熱処理
    する工程とを含む事を特徴とする相補型ＭＩＳ集積回路
    のウェル形成方法。
JP61034694A 1986-02-18 1986-02-18 相補型ｍｉｓ集積回路のウエル形成方法 Pending JPS62193166A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010066620A (ko) * 1999-12-31 2001-07-11 황인길 이온주입 손상 회복 방법

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