JPS59204279A - Ｍｉｓ形半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、自己整合（セルフアライメント）拡散で、ド
レイン領域あるいはソース領域の形成がなされるととも
に、ゲート電極を形成する多結晶シリコン層の一部がこ
の直下に形成されたコンタクト領域と直接繋ったゲート
コンタクト構造をもつＭＩＳ形半導体集積回路の製造方
法に関するものである。

従来例の構成とその問題点 ＭＩＳ形半導体集積回路においては、高集積化をはかる
だめの積極的な取り組みがなされおり、大規模集積回路
（ＬＳＩ　）にくらべてさらに集積度を高めた超高密度
集積回路（ＶＬＳＩ）が多々現出している。

このＶＬＳＩにおいは、微細プロセスの採用は勿論のこ
と、半導体基板の利用率を低下させる四回を徹底的に排
除する努力が払われている。なお、ＶＬＳＩを製造する
だめの基本となるプロセスは、自己整合プロセスであり
、このプロセスによれば、ドレインおよびソース領域と
ゲート電極との間に不要な重り部分のないトランジスタ
の作り込みができる。しかしながら、自己整合プロセス
では、周知のようにゲート電極となる多結晶シリコン層
をマスクとして、半導体基板内への不純物の導入がなさ
れるため、ゲート電極層の直下に不純物の導入領域を形
成することができない０このため、たとえば第１図で示
すような回路を集積化するＷ・合に、集積度を低下させ
る不都合をきだす０すなわち、ＭＯＳトランジスタ１と
ＭＯＳ負荷２とで構Ｉ戊されるインバータの出力がＭＯ
Ｓトランジスタ３とＭＯＳ負荷４で構成されるインバー
タへ相互配線５を介して結合される回路を集積化する場
合、相互配線５はＭＯＳトランジスタ３のゲート電極を
延長させて形成できるものの、これをＭＯＳトランジス
タ１のドレイン領域とＭＯＳ負荷２のソース領域へ直接
接続することはできない０しだがって、たとえば第２図
で示すように、アルミニウムなどの金属配線層６を用い
て上記の２領域を接続し、さらに金属配線層６と相互配
線５とを１妾続することによって、第１図の回路接続点
部人を形成することが行われていた。この構造によると
、回路接続黒人の部分で、かなりの半導体基板上面積の
占拠が生じ、このことが高集積化をはばむ原因となって
いた。

この不都合を排除するために、ゲート電極層として多結
晶シリコン層を使用するとともに、この多結晶ンリコン
層の選択された部分を半導体基板の表面上に直接位置さ
せ、多結晶シリコン層を通して直下の半導体基板部分に
まで不純物を拡散せるようにしたゲートコンタクト構造
が提案されるに至っているＯ 第３図ａ　−ｃば、このようなコンタクト構造部分を形
成するために既に提案されている従来の製造方法を説明
するだめの図であり、出発材料として例えばＰ形のンリ
コン基板７を準備し、先ず、このＰ形ンリコン基板７の
上にフィールド酸化膜８及びゲート酸化膜９を形成した
のち、フォトレジストマスク１ｏを形成し、このフォト
レジストせたコンタクト窓１１を形成する〔第１図＆〕
６）しかる後、フォトレジストマスク１０を除去し、Ｐ
形シリコン基板７に洗浄処理を施しだ後、全面に多結晶
シリコン膜１２を形成し、さらに、この多結晶シリコン
膜１２にｎ形不細物であるリンをドープする。同時にこ
のリンドープの過程でコンタクト窓１０の部分に位置す
る多結晶シリコン膜を涌して直下のＰ形シリコン基板部
分にもリンがドープされ、リン拡散層１３が形成される
〔第１図ｂ〕、次に、前記多結晶シリコン膜１２を選択
的にエツチングしてゲート電極１４．１５および拡散層
１３上のコンタクト１６を形成し、さらにゲート電極直
下のゲート酸化膜を除く他のゲート酸化膜を全て除去し
てＰ形シリコン基板７の表面を露出させ、この部分にｎ
形不細物、たとえばヒ素を拡散してｎ膨拡散層１７　、
１−８　、１９および２０を形成する〔第３図Ｃ〕。

以上の過程を経て、例えば第１図で示す回路のＭＯＳ　
ｌ−ランジスタ１とＭＯＳ負荷２が形成され、ｎ膨拡散
層１７と１８がＭＯＳ　）ランシスタのソース領域とド
レイン領域、また、ｎ形拡故層１９と２０がＭＯＳ負荷
２のノース領域とトンイン領域であるとすると、ドレイ
ン領域１８とソース領域１９が拡散層１３によって相互
接続され、寸だ、この相互接続点に多結晶シリコンのコ
ンタクト１６がオーミック接続された構造、すなわち、
第１図の回路接続点部人が得られる。したがって、上記
のコンタクト１６の延長部（図示せず）をゲート電極と
するＭＯＳトランジスタを併せて形成するならば、第１
図で示した２つのインバータとその間のＡ″目互接続を
含む回路を自己整合拡散で形成することができる。

そして、この構造によれば、拡散層１３を微小なものと
することができ、また、この拡散層１３には多結晶シリ
コンのコンタクト１６が直接接続するところとなるため
、集積度を低下させるほどの半導体基板占拠の問題は起
らない。

このように、第３図ａ　−ｃを参照して説明した従来の
製造方法によれば、第２図で示す構造における不都合を
排除することはできる。

ところで、上記の従来法にオメでは、フォトレーし ポストマスク１０がゲート酸化膜９の上に直接被着され
るだめ、フォトレジストマスク１０によってゲート酸化
膜３の表面が汚染されることが避けられない。このだめ
多結晶シリコン膜１２を形成する直前に施す洗浄処理工
程でゲート酸化膜９の表面をバッフアート弗酸で数１０
八程度エツチングし、表面の７’３染層を除去する必要
があった。しかし、ゲート酸化膜のエツチング量を精密
に制御することは極めて難しく、従来の方法によると、
ＭＯＳトランジスタの重要なパラメータであるゲート酸
化膜厚の制御精度が低下するばかりでなく、膜厚が当初
の厚みより薄くなる膜減りの問題が派生する。また、微
細化が進むにつれて、ゲート酸化膜厚は薄くなっており
、従来の方法によると、上記の制御精度の低下により、
ゲート酸化膜厚のウェハー間及びロット間のばらつきが
大きくなり、都合もあった。

発明の目的 本発明は、上述した従来の製造方法に存在したゲート酸
化膜厚のばらつき、ならびに膜減りの問題を確実に排除
することができる製造方法の提供を目的とするものであ
る。

発明の構成 本発明のＭＩＳ形半導体集積回路の製造方法は、−導電
形の中心体基板上に絶縁膜を形成し、さらに、この絶縁
膜上に第１の多結晶シリコン膜を形成する工程と、同工
程で形成した第１の多結晶ンリコン膜およびその下部に
形成された前記絶縁膜の一部を食刻除去して、前記半導
体基板の一部の表面を露出させる工程と、前記第１の多
結晶シリコン膜上ならびに前記半導体基板の露出面上に
第２の多結晶シリコン膜を形成する工程と、前記多結晶
シリコン膜中ならびに同多結晶シリコン１嘆と直接接す
る半導体基板部分に不純物をドーピングする工程と、多
結晶シリコン膜およびその下部の絶縁膜を選択的に食刻
除去し、ゲート電極および半導体基板のドーピング部に
繋るコンタクトを形成する工程と、ゲート電極をマスク
にして半導体基板内にドレイン及びソース領域形成用の
不純物を導入する工程を含む方法である。この製造方法
に、ｌ：ｉハ、’７’−ト絶縁膜の上には、フォトレジ
ストマスクの形成に先だって第１の多結晶シリコン膜が
形成されるだめ、フォトレジストによるゲート絶縁膜の
汚染は生じない。壕だ、第２の多結晶シリコン膜の形成
に先だっ洗浄処理工程でバッフアート弗酸によるエツチ
ングを施しても、このときゲート酸化膜がエツチングさ
れることもない。

このため、ゲート酸化膜の膜減りがなく、厚さも高い精
度で制御されたＭＩＳ形半導体集積回路の製造がｎＪ能
になる。

実施例の説明 以下に、第４図ａ　−ｃで示す製造Ｔ程図を参照して本
発明の製造方法の一実施例について詳細に説明する。

第４図は、Ｐ形ンリコン基板を出発材料とじて使用し、
ＭＯ８形半導体集積回路が製造される過程を示した図で
あり、まず、同図ａで示すように、Ｐ形シリコン基板７
の上に、周知の選択酸化法で膜厚約７０００人のフィー
ルド酸化膜８を形成する。さらに熱酸化処理を施して膜
厚が約３００人のゲート酸化膜（酸化シリコン膜）９を
形成し、その上に減圧ＣＶＤ法で膜厚が約５００Ａの第
１−ン二ングしてフォトレジストマスク１０を形成した
のち、これをマスクにして、第１多結品シリコン膜をプ
ラス′マエッチングで選択的に除去し、面部分が底面に
露出するコンタクト窓部１１を形成する。

次にフォトレジストマスクを全て除去し、第１多結晶シ
リコン膜２１の上面ならびにコンタクト窓部１１の底部
に露出するシリコン基板表面部分の汚れや自然酸化膜を
アンモニア、過酸化水素水およびコンタクト窓部１１の
底部に露出するシリコン基板部分の上に減圧ＣＶＤ法で
膜厚が約４００ｏへの第２多結晶シリコン膜２２を形成
する。ところで、上記の説明から明らかなように、りは
なく、ゲート酸化膜は形成時の厚みをその１ま保ってい
る○また、当然のことながら、多結晶シリコン膜厚がこ
の洗浄工程で減少することはないＯ このようにして、第２多結晶シリコン膜２２を形成した
後、フォスフイン（ＰＨ３）ガスを用いた熱拡散法で第
２多結晶シリコン膜２２とこの下にある第１多結晶シリ
コン膜２１にリンをドープする。この時、コンタクト窓
部の中に形成された第２多結晶シリコン膜部分を通して
Ｐ形シリコン基板部分の中にもリンが拡散し、リン拡散
層（ｎ″−拡散層）１３が形成される。

次に、再度７オトレジストマスクを形成して、第２多結
晶シリコン膜２２および第１多結晶ンリよびリン拡散層
１３上のコンタクト１６ｆ：形成する。続いて、ゲート
電極直下のゲート酸化膜を除く他のゲート酸化膜をバノ
７アード弗酸で全て除去してｐ形シリコン基板７０表面
ｔ％出させ、この部分にイオン注入法を用いてヒ素拡散
層（ｎ’ｌ−拡散層）１７〜２０を形成する。以上の処
理を経いが、ゲート酸化膜上の多結晶ンリコン膜厚（＝
第１多結晶シリコン膜厚十第２多結晶シリコン膜厚）が
コンタクト窓部内の多結晶シリコン膜厚（−第２多結晶
シリコン膜厚）よりも厚いために、多結晶シリコン膜を
エツチングしてゲート電極１４．１５およびコンタクト
１６を形成する際に、コンタクト窓部のシリコン基板表
面がエツチングされる。このシリコン基板のエツチング
量はほぼ第１多結晶シリコン膜厚に等しく、本実施例の
場合、この値は約５００人である。

この値は形成されるＭＯ８形半導体集積回路の特性や製
造歩留に悪影響′を及ぼす値ではなく、このため、特性
や製造歩留が変化することはない。

また、リン拡散層１３の上に残された多結晶シリコンコ
ンタクト１６の膜厚は、上述したように、第２多結晶シ
リコンの膜厚そのものであるが、この部分に繋がりシリ
コン基板上にのびる配線部の多結晶シリコン膜は、第４
図ＣのＡ−人′に沿って切断して示しだ第５図で示すよ
うに、第１多結晶シリコン膜２１と第２多結晶シリコン
膜２２が積層されたものであり、したがって配線抵抗が
高くなることはない。

発明の効果 本発明のＭＩＳ形半導体集積回路の製造方法にエツチン
グの処理を経ても、ゲート酸化膜がエツチングされるこ
とは全くない。このため、ゲート酸化膜の厚みの精度を
形成時の精度その一！まに保つことができ、しかも膜減
りもない状態でＭＩＳ形半導体集積回路を製造すること
ができ、その特性の安定化ならびに製造歩留の向上をは
かることができる。また、微細化を目的として、極めて
薄いゲート酸化膜を使用する場合でも本発明を適用する
ことができ、このため、超高密度化をはかる面で大きな
効果が奏される。

【図面の簡単な説明】

第１図は、ＭＩＳ形半導体集積回路内へ作り込まれる回
路例を示す図、第２図は、第１図で示す回路の要部の構
成例を示す断面図、第３図ａ　−ｃは、改良された回路
接続点構造をうるための従来の製造方法を説明するだめ
の図、第４図＆〜Ｃは、本発明にかかるＭＩＳ形半導体
集積回路の製造方法を説明するだめの図、第５図は、第
４図Ｃの人Ａ／線に沿った断面図である。 １．３・・・・・・ＭＯＳトランジスタ（インバータト
ランジスタ）、２，４・・・・・・ＭＯ８負荷（負荷ト
ランジスタ）、５・・・・・・相互配線、６・・・・・
・金属配線層、７・・・・・・ｐ形ンリコン基板、８・
・・・・・フィールド酸化膜、９・・・・・・ゲート酸
化膜、１０・・・・・・フォトレジストマスク、１１・
・・・・・コンタクト窓、１２・・・・・・多結晶シリ
コン膜、１３・・・・・・ｎ膨拡散層、１４．１６・・
・・・・多結晶シリコンゲート電極、１６・・・・・・
多結晶シリコンコンタクト、１７〜２Ｑ・・・・・・ｎ
膨拡散層（ドレイン、ソース領域用）、２１・・・・・
・第１多結晶シリコン膜、２２・・・・・・第２多結晶
シリコン膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 １ 第３図 一一、−ノ　　　　　　　（−〜−） １ 第４図

Claims (1)

【特許請求の範囲】
1. 一導電形の半導体基板上にゲート絶縁膜を形成し、さら
   に、この上に第１の多結晶シリコン膜を形成する工程、
   同工程で形成した第１の多結晶シリコン膜とこの下側に
   形成されているゲート絶縁膜との一部を除去し、前記半
   導体基板の一部を露出させる工程、前記第１の多結晶シ
   リコン膜上ならびに前記半導体基板の露出面上に第２の
   多結晶シリコン膜を形成する工程、前記多結晶シリコン
   膜中ならびに同多結晶シリコン膜と直接接する半導体基
   板部分に不純物をドーピングする工程、多結晶シリコン
   膜およびこの下側のゲート絶縁膜を選択的に除去し、ゲ
   ート電極部および半導体基板の不純物ドーピング部に繋
   る多結晶シリコンコンタクトを形成する工程および前記
   ゲート電極部ならびに多結晶シリコンコンタクトをマス
   クにして半導体基板内にドレイ／及びソース領域形成用
   の不純物を導入する工程を具備することを特徴とするＭ
   ＩＳ形半導体集積回路の製造方法。