JPH08250484A - 安定な砒素ドープ半導体素子の製造方法 - Google Patents
安定な砒素ドープ半導体素子の製造方法Info
- Publication number
- JPH08250484A JPH08250484A JP8031274A JP3127496A JPH08250484A JP H08250484 A JPH08250484 A JP H08250484A JP 8031274 A JP8031274 A JP 8031274A JP 3127496 A JP3127496 A JP 3127496A JP H08250484 A JPH08250484 A JP H08250484A
- Authority
- JP
- Japan
- Prior art keywords
- doped
- arsenic
- region
- semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 229910052785 arsenic Inorganic materials 0.000 title claims abstract description 23
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 238000001312 dry etching Methods 0.000 claims abstract description 23
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 230000007547 defect Effects 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000000694 effects Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000009931 harmful effect Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 60
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000000137 annealing Methods 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 10
- 238000002161 passivation Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 3
- 230000001627 detrimental effect Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 241000894007 species Species 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 241000252506 Characiformes Species 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008029 eradication Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- ZFXYFBGIUFBOJW-UHFFFAOYSA-N theophylline Chemical compound O=C1N(C)C(=O)N(C)C2=C1NC=N2 ZFXYFBGIUFBOJW-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 安定した特性を有する砒素ドープ半導体素子
を製造する方法を提供する。 【解決手段】 ドライ・エッチング技術を用いて安定し
た砒素ドープ半導体素子（１１，５３，５６）を製造す
る方法は、半導体基板（１２）の上表面上に多結晶半導
体層（２９）を形成する段階と、プラズマ・エッチング
・プロセスのようなドライ・エッチング・プロセスを用
いて多結晶半導体層（２９）にパターニングを行う段階
とを含む。次に、半導体基板（１２）を高温に露出し、
ドライ・エッチング・プロセスの結果半導体基板（１
２）の上表面に隣接して発生するあらゆる欠陥を大幅に
低減する。次に、半導体基板（１２）に砒素を注入し、
Ｎ＋領域（４４）を形成する。次いで、ＭＯＳＦＥＴ素
子（５３，５６）のような表面鋭敏素子を半導体基板
（１２）上またはその中に形成する。
を製造する方法を提供する。 【解決手段】 ドライ・エッチング技術を用いて安定し
た砒素ドープ半導体素子（１１，５３，５６）を製造す
る方法は、半導体基板（１２）の上表面上に多結晶半導
体層（２９）を形成する段階と、プラズマ・エッチング
・プロセスのようなドライ・エッチング・プロセスを用
いて多結晶半導体層（２９）にパターニングを行う段階
とを含む。次に、半導体基板（１２）を高温に露出し、
ドライ・エッチング・プロセスの結果半導体基板（１
２）の上表面に隣接して発生するあらゆる欠陥を大幅に
低減する。次に、半導体基板（１２）に砒素を注入し、
Ｎ＋領域（４４）を形成する。次いで、ＭＯＳＦＥＴ素
子（５３，５６）のような表面鋭敏素子を半導体基板
（１２）上またはその中に形成する。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体処理に関
し、特にドライ・エッチングおよび砒素ドーピング技術
を用いた半導体プロセスに関するものである。
し、特にドライ・エッチングおよび砒素ドーピング技術
を用いた半導体プロセスに関するものである。
【０００２】
【従来の技術】反応性イオンエッチング(RIE: reactive
ion etching)、マグネトロン反応性イオン・エッチン
グ(MRIE: magnetron reactive ion etching)、プラズマ
・エッチング(PE: plasma etching)、イオン・ビーム・
エッチング(IBE: ion beam etching)、電子サイクロト
ロン共鳴(ECR: electron cyclotron resonance)エッチ
ング、および反応性イオンビーム・エッチング(RIBE: r
eactive ion beam etching)を含むドライ・エッチング
技術は、半導体業界では既知である。ドライ・エッチン
グは、集積回路素子の製造において、パターン移転のた
めの重要なプロセスである。
ion etching)、マグネトロン反応性イオン・エッチン
グ(MRIE: magnetron reactive ion etching)、プラズマ
・エッチング(PE: plasma etching)、イオン・ビーム・
エッチング(IBE: ion beam etching)、電子サイクロト
ロン共鳴(ECR: electron cyclotron resonance)エッチ
ング、および反応性イオンビーム・エッチング(RIBE: r
eactive ion beam etching)を含むドライ・エッチング
技術は、半導体業界では既知である。ドライ・エッチン
グは、集積回路素子の製造において、パターン移転のた
めの重要なプロセスである。
【０００３】しかしながら、ドライ・エッチング技術
は、エッチング対象の物質、後続の処理工程、および最
終的に集積回路素子の性能に、有害な影響を与える可能
性がある。かかる有害な影響には、残留層、不純物およ
び水素浸透層(hydrogen permeation layers)、接合損傷
層(bonding damage layer)、粗悪表面、および電荷蓄積
損傷(charge build-up damage)が含まれる。Fe, Ni, A
l, Na, Cr, Kおよび／またはZn不純物浸透層のような不
純物浸透層を低減するための既知の技術には、不純物源
の根絶、およびエッチング後の洗浄技術が含まれる。ア
ニーリングは、接合損傷層を低減するための既知の技術
である。
は、エッチング対象の物質、後続の処理工程、および最
終的に集積回路素子の性能に、有害な影響を与える可能
性がある。かかる有害な影響には、残留層、不純物およ
び水素浸透層(hydrogen permeation layers)、接合損傷
層(bonding damage layer)、粗悪表面、および電荷蓄積
損傷(charge build-up damage)が含まれる。Fe, Ni, A
l, Na, Cr, Kおよび／またはZn不純物浸透層のような不
純物浸透層を低減するための既知の技術には、不純物源
の根絶、およびエッチング後の洗浄技術が含まれる。ア
ニーリングは、接合損傷層を低減するための既知の技術
である。
【０００４】金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）
素子を含む電界効果トランジスタ(FET)素子は既知であ
る。スレシホールド電圧はＭＯＳＦＥＴ素子の重要な電
気的パラメータの１つであり、素子の製造に伴う処理上
の問題によって影響を受けることが多い。通常、スレシ
ホールド電圧とは、ソース電極とドレイン電極との間に
導通が生じる前に必要な最低ゲート電圧のことを言う。
電気的に消去可能なプログラマブル・リード・オンリ・
メモリ(EEPROM)素子のようなＭＯＳＦＥＴを基本とした
集積回路素子は、種々の製造段階において、ドライ・エ
ッチング技術を利用している。幾何学的形状が小さくな
るに連れて、ＥＥＰＲＯＭ素子では、素子の製造には砒
素を１つのドーパント種として用いることが望ましい。
この理由は、とりわけ、砒素は燐よりも遅い速度で拡散
するからである。
素子を含む電界効果トランジスタ(FET)素子は既知であ
る。スレシホールド電圧はＭＯＳＦＥＴ素子の重要な電
気的パラメータの１つであり、素子の製造に伴う処理上
の問題によって影響を受けることが多い。通常、スレシ
ホールド電圧とは、ソース電極とドレイン電極との間に
導通が生じる前に必要な最低ゲート電圧のことを言う。
電気的に消去可能なプログラマブル・リード・オンリ・
メモリ(EEPROM)素子のようなＭＯＳＦＥＴを基本とした
集積回路素子は、種々の製造段階において、ドライ・エ
ッチング技術を利用している。幾何学的形状が小さくな
るに連れて、ＥＥＰＲＯＭ素子では、素子の製造には砒
素を１つのドーパント種として用いることが望ましい。
この理由は、とりわけ、砒素は燐よりも遅い速度で拡散
するからである。
【０００５】
【発明が解決しようとする課題】しかしながら、より小
さな幾何学的形状のＥＥＰＲＯＭ素子のような砒素をド
ープした素子にドライエッチング技術を用いると、スレ
シホールド電圧パラメータに重大なずれが生じる可能性
がある。したがって、ドライ・エッチングを使用する際
に、砒素ドープ素子におけるスレシホールド電圧のずれ
を低減する方法が必要とされている。
さな幾何学的形状のＥＥＰＲＯＭ素子のような砒素をド
ープした素子にドライエッチング技術を用いると、スレ
シホールド電圧パラメータに重大なずれが生じる可能性
がある。したがって、ドライ・エッチングを使用する際
に、砒素ドープ素子におけるスレシホールド電圧のずれ
を低減する方法が必要とされている。
【０００６】
【課題を解決するための手段】本発明は、ドライ・エッ
チング技術を用いて安定した砒素ドープ半導体素子(ars
enic doped semiconductor device)を製造する方法を提
供する。この方法は、半導体基板の上表面上に多結晶半
導体層を形成する段階と、プラズマ・エッチング・プロ
セスのようなドライ・エッチング・プロセスを用いて多
結晶半導体層にパターニングを行う段階とを含む。次
に、半導体基板を高温に露出し、ドライ・エッチング・
プロセスの結果半導体基板の上表面に隣接して発生する
あらゆる欠陥を大幅に低減する。次に、半導体基板に砒
素を注入し、Ｎ＋領域を形成する。次いで、ＭＯＳＦＥ
Ｔ素子のような表面鋭敏素子を半導体基板上またはその
中に形成する。
チング技術を用いて安定した砒素ドープ半導体素子(ars
enic doped semiconductor device)を製造する方法を提
供する。この方法は、半導体基板の上表面上に多結晶半
導体層を形成する段階と、プラズマ・エッチング・プロ
セスのようなドライ・エッチング・プロセスを用いて多
結晶半導体層にパターニングを行う段階とを含む。次
に、半導体基板を高温に露出し、ドライ・エッチング・
プロセスの結果半導体基板の上表面に隣接して発生する
あらゆる欠陥を大幅に低減する。次に、半導体基板に砒
素を注入し、Ｎ＋領域を形成する。次いで、ＭＯＳＦＥ
Ｔ素子のような表面鋭敏素子を半導体基板上またはその
中に形成する。
【０００７】
【実施例】概して言えば、本発明は、表面鋭敏素子(sur
face sensitive device)を用い、安定した電気的特性を
必要とする砒素ドープ半導体集積回路素子の形成方法に
関するものである。特に、この方法は、ドライ・エッチ
ング技術（例えば、プラズマ・エッチング）および砒素
のドーピングを利用する、半導体素子製造プロセスに関
する。この方法は、電荷の影響および／または損傷のよ
うな表面効果に敏感なＭＯＳＦＥＴ素子構造を含む半導
体素子構造に最適である。
face sensitive device)を用い、安定した電気的特性を
必要とする砒素ドープ半導体集積回路素子の形成方法に
関するものである。特に、この方法は、ドライ・エッチ
ング技術（例えば、プラズマ・エッチング）および砒素
のドーピングを利用する、半導体素子製造プロセスに関
する。この方法は、電荷の影響および／または損傷のよ
うな表面効果に敏感なＭＯＳＦＥＴ素子構造を含む半導
体素子構造に最適である。
【０００８】一例として、図１ないし図８を参照しなが
ら、本発明を詳細に説明する。図１ないし図８は、本発
明による製造方法の種々の段階における半導体素子の一
例を、拡大断面図で示したものである。図１は、半導体
ウエハ即ち基板１２を含む半導体素子１１の一部の断面
図を示す。基板１２は、基板１２の上表面から延在する
ウエル即ちドープ領域１３、および上表面から延在する
ウエル即ちドープ領域１４を含む、複数のドープ領域を
有する。本例の説明のために、基板１２は、シリコンの
ような半導体物質から成り、ｐ−型導電性を有するもの
とする。ウエル領域１３はｐ−型導電性のウエルであ
り、ウエル領域１４はｎ−型導電性ウエルである。本発
明によるプロセスは、他の導電性構造にも適しているこ
とは理解されよう。
ら、本発明を詳細に説明する。図１ないし図８は、本発
明による製造方法の種々の段階における半導体素子の一
例を、拡大断面図で示したものである。図１は、半導体
ウエハ即ち基板１２を含む半導体素子１１の一部の断面
図を示す。基板１２は、基板１２の上表面から延在する
ウエル即ちドープ領域１３、および上表面から延在する
ウエル即ちドープ領域１４を含む、複数のドープ領域を
有する。本例の説明のために、基板１２は、シリコンの
ような半導体物質から成り、ｐ−型導電性を有するもの
とする。ウエル領域１３はｐ−型導電性のウエルであ
り、ウエル領域１４はｎ−型導電性ウエルである。本発
明によるプロセスは、他の導電性構造にも適しているこ
とは理解されよう。
【０００９】半導体素子１１は、更にフィールド領域１
７と分離領域１９とを含む。フィールド領域１７は、本
例では、ｐ−型導電性領域である。分離領域１９は、ウ
エル領域１３をウエル領域１４から分離する。加えて、
分離領域１９は、ウエル領域１３において、領域２２，
２３，２４を互いに分離する（領域２２，２３，２４に
ついては以下で論ずる）。フィールド領域１７は、更に
領域２２，２３，２４を分離するように機能する。ウエ
ル領域１３、ウエル領域１４、フィールド領域１７、お
よび分離領域１９を形成する方法は既知であり、かかる
方法は、イオン注入、堆積、拡散、酸化、およびフォト
リソグラフィ技術を含む。
７と分離領域１９とを含む。フィールド領域１７は、本
例では、ｐ−型導電性領域である。分離領域１９は、ウ
エル領域１３をウエル領域１４から分離する。加えて、
分離領域１９は、ウエル領域１３において、領域２２，
２３，２４を互いに分離する（領域２２，２３，２４に
ついては以下で論ずる）。フィールド領域１７は、更に
領域２２，２３，２４を分離するように機能する。ウエ
ル領域１３、ウエル領域１４、フィールド領域１７、お
よび分離領域１９を形成する方法は既知であり、かかる
方法は、イオン注入、堆積、拡散、酸化、およびフォト
リソグラフィ技術を含む。
【００１０】電気的消去可能プログラマブル・リード・
オンリ・メモリ(EEPROM)素子のようなプログラマブル・
メモリ素子に半導体素子１１を用いる場合、基板１２は
＜１００＞結晶方位のものであり、ドーパント濃度は約
６Ｘ１０14ないし１Ｘ１０15atoms/cm3程度であること
が好ましい。ウエル領域１３の表面濃度は、約７．０Ｘ
１０15ないし１．０Ｘ１０16atoms/cm3程度であり、接
合深さは２ないし４ミクロン程度である。ウエル領域１
４の表面濃度は、約１．０Ｘ１０16ないし２．０Ｘ１０
16atoms/cm3程度であり、接合深さは３ないし５ミクロ
ン程度である。分離領域１９の厚さは、６，０００ない
し９，０００オングストローム程度である。
オンリ・メモリ(EEPROM)素子のようなプログラマブル・
メモリ素子に半導体素子１１を用いる場合、基板１２は
＜１００＞結晶方位のものであり、ドーパント濃度は約
６Ｘ１０14ないし１Ｘ１０15atoms/cm3程度であること
が好ましい。ウエル領域１３の表面濃度は、約７．０Ｘ
１０15ないし１．０Ｘ１０16atoms/cm3程度であり、接
合深さは２ないし４ミクロン程度である。ウエル領域１
４の表面濃度は、約１．０Ｘ１０16ないし２．０Ｘ１０
16atoms/cm3程度であり、接合深さは３ないし５ミクロ
ン程度である。分離領域１９の厚さは、６，０００ない
し９，０００オングストローム程度である。
【００１１】ＥＥＰＲＯＭに適用する場合、半導体素子
１１の領域２２は、フローティング・ゲート・トンネリ
ング酸化物半導体素子(floating gate tunneling oxide
transistor device)のようなトランジスタ素子が形成
される、素子のＥＥＰＲＯＭ部分に適している。領域２
３は、素子のリード・オンリ・メモリ(ROM)部分に適し
ている。領域２４は、ＥＥＰＲＯＭ素子のスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）部分および
中央処理ユニット（ＣＰＵ）部のｎ−チャネル部に適し
ている。領域２３，２４は領域２２よりかなり大きいの
であるが、断面図が図１の中に納まるようにするため、
これらの領域を小さめに図示していることは理解されよ
う。領域２６は、ＣＰＵ部分の相補部即ち残りの部分に
適している。ＳＲＡＭ部分、ＲＯＭ部分、ＣＰＵ部分、
およびＥＥＰＲＯＭ部分の素子構造およびレイアウト
は、当技術では既知である。
１１の領域２２は、フローティング・ゲート・トンネリ
ング酸化物半導体素子(floating gate tunneling oxide
transistor device)のようなトランジスタ素子が形成
される、素子のＥＥＰＲＯＭ部分に適している。領域２
３は、素子のリード・オンリ・メモリ(ROM)部分に適し
ている。領域２４は、ＥＥＰＲＯＭ素子のスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）部分および
中央処理ユニット（ＣＰＵ）部のｎ−チャネル部に適し
ている。領域２３，２４は領域２２よりかなり大きいの
であるが、断面図が図１の中に納まるようにするため、
これらの領域を小さめに図示していることは理解されよ
う。領域２６は、ＣＰＵ部分の相補部即ち残りの部分に
適している。ＳＲＡＭ部分、ＲＯＭ部分、ＣＰＵ部分、
およびＥＥＰＲＯＭ部分の素子構造およびレイアウト
は、当技術では既知である。
【００１２】図２は、後続の製造工程における半導体素
子１１を示す。分離領域１９および領域２２，２３，２
４，２６上に、トンネル即ち薄い酸化物層２７を形成す
る。トンネル酸化物層２７の厚さは８０ないし１２オン
グストロームの範囲であることが好ましく、ドライO 2お
よびHC1/0 2酸化工程を不活性ガス・アニール工程と組み
合わせて用いることによって形成することが好ましい。
かかるプロセスは、当技術では既知である。
子１１を示す。分離領域１９および領域２２，２３，２
４，２６上に、トンネル即ち薄い酸化物層２７を形成す
る。トンネル酸化物層２７の厚さは８０ないし１２オン
グストロームの範囲であることが好ましく、ドライO 2お
よびHC1/0 2酸化工程を不活性ガス・アニール工程と組み
合わせて用いることによって形成することが好ましい。
かかるプロセスは、当技術では既知である。
【００１３】トンネル酸化物層２７を形成した後、図３
に示すように、トンネル酸化物層２７上に多結晶半導体
層即ちフローティング・ゲート層２９を形成する。好ま
しくは、フローティング・ゲート層２９の形成は、トン
ネル酸化物層２７の形成直後に行い、予備拡散清浄プロ
セスのような中間処理を介在させない。好ましくは、フ
ローティング・ゲート層２９はポリシリコン層から成
り、低圧化学蒸着(LPCVD)技術を用いて形成する。フロ
ーティング・ゲート層２９の厚さは、約２，５００ない
し３，５００オングストローム程度であり、約２，７０
０ないし２，８００オングストローム程度が好ましい。
堆積に続いて、例えばイオン注入／アニールまたは堆積
／拡散技術を用いて、フローティング・ゲート層２９に
ｎ−型ドーパントによるドーピングを高ドーパント濃度
に行う。好ましくは、約９００℃でフォスフィン(PH3)
ソース・ガスにより、堆積／拡散プロセスを用いて、フ
ローティング・ゲート層２９に燐をドープすることが好
ましい。
に示すように、トンネル酸化物層２７上に多結晶半導体
層即ちフローティング・ゲート層２９を形成する。好ま
しくは、フローティング・ゲート層２９の形成は、トン
ネル酸化物層２７の形成直後に行い、予備拡散清浄プロ
セスのような中間処理を介在させない。好ましくは、フ
ローティング・ゲート層２９はポリシリコン層から成
り、低圧化学蒸着(LPCVD)技術を用いて形成する。フロ
ーティング・ゲート層２９の厚さは、約２，５００ない
し３，５００オングストローム程度であり、約２，７０
０ないし２，８００オングストローム程度が好ましい。
堆積に続いて、例えばイオン注入／アニールまたは堆積
／拡散技術を用いて、フローティング・ゲート層２９に
ｎ−型ドーパントによるドーピングを高ドーパント濃度
に行う。好ましくは、約９００℃でフォスフィン(PH3)
ソース・ガスにより、堆積／拡散プロセスを用いて、フ
ローティング・ゲート層２９に燐をドープすることが好
ましい。
【００１４】ドーピング・プロセスに続いて、フォトレ
ジストの堆積、硬化、露出、および現像プロセスのよう
な、従来のフォトリソグラフィ処理を用いて、フローテ
ィング・ゲート層２９にパターニングを行う。図４は、
フローティング・ゲート層２９の一部の上に、パターニ
ングされたフォトレジスト即ち保護層３１が形成された
半導体素子１１を示す。一旦パターニングされたフォト
レジスト層３１を形成したなら、フローティング・ゲー
ト層２９にドライ・エッチングを施し、図５に示すよう
なフローティング・ゲート領域３９を形成する。好まし
くは、California州FremontのLAM Researchから入手可
能なLAM Auto Etch 490 Poly-Etcherのようなプラズマ
・エッチング・システムを用いて、フローティング・ゲ
ート層２９にエッチングを施す。また、好ましくは、塩
素／ヘリウムエッチャント・ガスを用いる。
ジストの堆積、硬化、露出、および現像プロセスのよう
な、従来のフォトリソグラフィ処理を用いて、フローテ
ィング・ゲート層２９にパターニングを行う。図４は、
フローティング・ゲート層２９の一部の上に、パターニ
ングされたフォトレジスト即ち保護層３１が形成された
半導体素子１１を示す。一旦パターニングされたフォト
レジスト層３１を形成したなら、フローティング・ゲー
ト層２９にドライ・エッチングを施し、図５に示すよう
なフローティング・ゲート領域３９を形成する。好まし
くは、California州FremontのLAM Researchから入手可
能なLAM Auto Etch 490 Poly-Etcherのようなプラズマ
・エッチング・システムを用いて、フローティング・ゲ
ート層２９にエッチングを施す。また、好ましくは、塩
素／ヘリウムエッチャント・ガスを用いる。
【００１５】電荷の影響および／または表面損傷を最少
に抑えるために、フローティング・ゲート層２９をエッ
チングする際には、圧力を４００milli-torr程度、電力
を２００ワット程度、電極間隔を０．５センチメートル
(cm)程度、塩素流速を毎秒１３０sccm（標準立方センチ
メートル）、そしてヘリウム流速を１１０sccm程度とす
ることが好ましい。フローティング・ゲート領域３９を
形成した後、例えば、プラズマO 2アッシャ・プロセス(p
lasma O 2 asher process)、およびそれに続くピラニア
（硫酸および過酸化水素)清浄を用いて、パターニング
されたフォトレジスト層３１を除去する。好ましくは、
更に、水酸化アンモニウム／過酸化水素清浄（典型的に
SC1清浄と呼ばれている）において、基板１２を更に清
浄化する。かかるプロセスは、当技術では既知である。
に抑えるために、フローティング・ゲート層２９をエッ
チングする際には、圧力を４００milli-torr程度、電力
を２００ワット程度、電極間隔を０．５センチメートル
(cm)程度、塩素流速を毎秒１３０sccm（標準立方センチ
メートル）、そしてヘリウム流速を１１０sccm程度とす
ることが好ましい。フローティング・ゲート領域３９を
形成した後、例えば、プラズマO 2アッシャ・プロセス(p
lasma O 2 asher process)、およびそれに続くピラニア
（硫酸および過酸化水素)清浄を用いて、パターニング
されたフォトレジスト層３１を除去する。好ましくは、
更に、水酸化アンモニウム／過酸化水素清浄（典型的に
SC1清浄と呼ばれている）において、基板１２を更に清
浄化する。かかるプロセスは、当技術では既知である。
【００１６】次に、半導体基板１２を高温に晒す。即
ち、加熱言い換えればアニーリング・プロセスを施し、
ドライ・エッチング・プロセスが原因で生じた、半導体
基板１２および／またはトンネル酸化物層２７の上表面
に隣接する、あらゆる有害な影響または欠陥（例えば、
表面電荷および／または損傷）を、アニールによって低
減または実質的に根絶する。好ましくは、約６３０ない
し６７０℃の温度で、約１５ないし４５分間窒素雰囲気
等で、半導体基板１２にアニーリングを行う。６５０℃
で３０分間アニーリングを行うことにより、良好な結果
が最終製品に得られた。高速熱アニール(RTA:rapid the
rmal anneal)技術のような他のアニール方法にも適当な
ものがあることは理解されよう。
ち、加熱言い換えればアニーリング・プロセスを施し、
ドライ・エッチング・プロセスが原因で生じた、半導体
基板１２および／またはトンネル酸化物層２７の上表面
に隣接する、あらゆる有害な影響または欠陥（例えば、
表面電荷および／または損傷）を、アニールによって低
減または実質的に根絶する。好ましくは、約６３０ない
し６７０℃の温度で、約１５ないし４５分間窒素雰囲気
等で、半導体基板１２にアニーリングを行う。６５０℃
で３０分間アニーリングを行うことにより、良好な結果
が最終製品に得られた。高速熱アニール(RTA:rapid the
rmal anneal)技術のような他のアニール方法にも適当な
ものがあることは理解されよう。
【００１７】アニール工程に続いて、図６に示すよう
に、既知の技術を用いて、トンネル酸化物層２７および
フローティング・ゲート領域３９の上にフォトレジスト
層４１を形成する。フォトレジスト層４１に選択的パタ
ーニングを行って開口４２のような開口を形成し、砒素
を基板１２の領域２３に選択的に注入する。図に示され
ているのは１つの開口４２のみであるが、砒素ドーパン
トを注入すべき箇所には他にも開口が存在することは理
解されよう。本例のＥＥＰＲＯＭでは、砒素ドープ領域
は、とりわけ、素子のＲＯＭ部分を選択的にプログラム
するために用いられる。
に、既知の技術を用いて、トンネル酸化物層２７および
フローティング・ゲート領域３９の上にフォトレジスト
層４１を形成する。フォトレジスト層４１に選択的パタ
ーニングを行って開口４２のような開口を形成し、砒素
を基板１２の領域２３に選択的に注入する。図に示され
ているのは１つの開口４２のみであるが、砒素ドーパン
トを注入すべき箇所には他にも開口が存在することは理
解されよう。本例のＥＥＰＲＯＭでは、砒素ドープ領域
は、とりわけ、素子のＲＯＭ部分を選択的にプログラム
するために用いられる。
【００１８】一旦フォトレジスト層４１に選択的パター
ニングを行ったなら、既知のドーピング技術を用いて、
基板１２の選択領域に砒素を注入または導入し、Ｎ＋延
長部即ちＮ＋領域４４（図７に示す）のようなｎ−型領
域を形成する。イオン注入は、好適なドーピング技術で
ある。好ましくは、Ｎ＋領域４４の形成には、砒素注入
を採用し、注入量(implant dosage)を１．０ないし３．
０ｘ１０15atoms/cm2程度とする。
ニングを行ったなら、既知のドーピング技術を用いて、
基板１２の選択領域に砒素を注入または導入し、Ｎ＋延
長部即ちＮ＋領域４４（図７に示す）のようなｎ−型領
域を形成する。イオン注入は、好適なドーピング技術で
ある。好ましくは、Ｎ＋領域４４の形成には、砒素注入
を採用し、注入量(implant dosage)を１．０ないし３．
０ｘ１０15atoms/cm2程度とする。
【００１９】Ｎ＋領域４４を形成した後、上述のフォト
レジスト除去プロセスのようなフォトレジスト除去プロ
セスを用いてフォトレジスト層４１を取り去り、パター
ニングされたフォトレジスト層３１を除去し、図７に示
す構造を形成する。フローティング・ゲート層２９のパ
ターニングを行うために用いられるプラズマ・エッチン
グ工程のようなドライ・エッチング技術に続いて、砒素
ドーピング技術を用いるときに、領域２４，２６に後に
形成されるＭＯＳＦＥＴ素子のスレシホールド電圧のず
れを避けるためには、先に説明したアニール・プロセス
が必要であることがわかった。広範囲におよぶ実験の後
わかったことは、砒素のドーピングの後にフォトレジス
ト層４１（図６に示す）内に存在する砒素は、トンネル
酸化物層２７および領域２４，２６の上表面に沿って存
在する、あらゆる表面電荷および／または損傷と相互作
用を行うということである。この相互作用の結果、それ
ぞれ領域２４，２６に後に作成されるｎ−チャネルおよ
びｐ−チャネル素子双方において、スレシホールド電圧
のずれが生じる訳である。
レジスト除去プロセスのようなフォトレジスト除去プロ
セスを用いてフォトレジスト層４１を取り去り、パター
ニングされたフォトレジスト層３１を除去し、図７に示
す構造を形成する。フローティング・ゲート層２９のパ
ターニングを行うために用いられるプラズマ・エッチン
グ工程のようなドライ・エッチング技術に続いて、砒素
ドーピング技術を用いるときに、領域２４，２６に後に
形成されるＭＯＳＦＥＴ素子のスレシホールド電圧のず
れを避けるためには、先に説明したアニール・プロセス
が必要であることがわかった。広範囲におよぶ実験の後
わかったことは、砒素のドーピングの後にフォトレジス
ト層４１（図６に示す）内に存在する砒素は、トンネル
酸化物層２７および領域２４，２６の上表面に沿って存
在する、あらゆる表面電荷および／または損傷と相互作
用を行うということである。この相互作用の結果、それ
ぞれ領域２４，２６に後に作成されるｎ−チャネルおよ
びｐ−チャネル素子双方において、スレシホールド電圧
のずれが生じる訳である。
【００２０】更に、一旦砒素が表面電荷または損傷と相
互作用を行ったなら、後続の予備拡散清浄プロセス（ト
ンネル酸化物層２７を除去する）、および／または後続
のいずれの高温処理（例えば、ゲート酸化プロセス）で
も、スレシホールド電圧がずれるという問題を解決する
ことができないということもわかった。スレシホールド
電圧のずれを回避するためには、フローティング・ゲー
ト層２９のドライ・エッチングの直後に、アニール工程
を実行することが好ましい。
互作用を行ったなら、後続の予備拡散清浄プロセス（ト
ンネル酸化物層２７を除去する）、および／または後続
のいずれの高温処理（例えば、ゲート酸化プロセス）で
も、スレシホールド電圧がずれるという問題を解決する
ことができないということもわかった。スレシホールド
電圧のずれを回避するためには、フローティング・ゲー
ト層２９のドライ・エッチングの直後に、アニール工程
を実行することが好ましい。
【００２１】以前幾何学的形状が大きなＥＥＰＲＯＭ素
子（約２ミクロンの幾何学的形状）を製造していた頃
は、典型的に砒素の代わりに燐を用いて、素子のＲＯＭ
部分を選択的にプログラムしていた。幾何学的形状が大
きめのＥＥＰＲＯＭ素子では、燐をドープしても、スレ
シホールド電圧のずれという問題は生じなかった。した
がって、燐を用いて幾何学的形状が大きいＥＥＰＲＯＭ
を製造する際には、フローティング・ゲート領域の形成
後に、アニール・プロセスは用いられない。しかしなが
ら、幾何学的形状を小型化したＥＥＰＲＯＭ素子（約
１．６ミクロンの幾何学的形状）では、砒素は、素子の
特定領域において寄生容量を減少させるための好適なド
ーパントである。本発明によるプロセスを用いれば、信
頼性を向上させたＥＥＰＲＯＭ素子を達成することがで
きる。
子（約２ミクロンの幾何学的形状）を製造していた頃
は、典型的に砒素の代わりに燐を用いて、素子のＲＯＭ
部分を選択的にプログラムしていた。幾何学的形状が大
きめのＥＥＰＲＯＭ素子では、燐をドープしても、スレ
シホールド電圧のずれという問題は生じなかった。した
がって、燐を用いて幾何学的形状が大きいＥＥＰＲＯＭ
を製造する際には、フローティング・ゲート領域の形成
後に、アニール・プロセスは用いられない。しかしなが
ら、幾何学的形状を小型化したＥＥＰＲＯＭ素子（約
１．６ミクロンの幾何学的形状）では、砒素は、素子の
特定領域において寄生容量を減少させるための好適なド
ーパントである。本発明によるプロセスを用いれば、信
頼性を向上させたＥＥＰＲＯＭ素子を達成することがで
きる。
【００２２】図８は、ｎ−チャネル素子５３とｐ−チャ
ネル素子５６とを含む表面鋭敏素子を形成した後の製造
工程における、半導体素子１１の断面図を示す。ウエル
領域１３には、フローティング・ゲート素子５１、ＲＯ
Ｍ素子５２、およびｎ−チャネル素子５３が示されてい
る。フローティング・ゲート素子５１は、第１延長領域
６１、第２延長領域６２、トンネル酸化物層２７、フロ
ーティング・ゲート領域３９、薄型酸化物層６３、ドー
プ・ポリシリコン領域６４、およびパシベーション層６
７を含む。ＲＯＭ素子５２は、Ｎ＋領域４４、ソース領
域７７、ドレイン領域７８、薄型酸化物層６３、ドープ
・ポリシリコン領域６４、パシベーション層６７、およ
びオーム接点７３を含む。Ｎチャネル素子５３は、ソー
ス領域７１、ドレイン領域７２、薄型酸化物層６３、ド
ープ・ポリシリコン領域６４、パシベーション層６７、
およびオーム接点７４を含む。ウエル領域１４にはｐ−
チャネル素子５６が示されており、これにはソース領域
８１、ドレイン領域８２、薄型酸化物層６３、ドープ・
ポリシリコン領域６４、パシベーション層６７、および
オーム接点８４が含まれる。
ネル素子５６とを含む表面鋭敏素子を形成した後の製造
工程における、半導体素子１１の断面図を示す。ウエル
領域１３には、フローティング・ゲート素子５１、ＲＯ
Ｍ素子５２、およびｎ−チャネル素子５３が示されてい
る。フローティング・ゲート素子５１は、第１延長領域
６１、第２延長領域６２、トンネル酸化物層２７、フロ
ーティング・ゲート領域３９、薄型酸化物層６３、ドー
プ・ポリシリコン領域６４、およびパシベーション層６
７を含む。ＲＯＭ素子５２は、Ｎ＋領域４４、ソース領
域７７、ドレイン領域７８、薄型酸化物層６３、ドープ
・ポリシリコン領域６４、パシベーション層６７、およ
びオーム接点７３を含む。Ｎチャネル素子５３は、ソー
ス領域７１、ドレイン領域７２、薄型酸化物層６３、ド
ープ・ポリシリコン領域６４、パシベーション層６７、
およびオーム接点７４を含む。ウエル領域１４にはｐ−
チャネル素子５６が示されており、これにはソース領域
８１、ドレイン領域８２、薄型酸化物層６３、ドープ・
ポリシリコン領域６４、パシベーション層６７、および
オーム接点８４が含まれる。
【００２３】半導体素子１１の好適実施例では、第１延
長領域６１および第２延長領域６２は、燐イオン注入を
用い、注入量を１．０ないし５．０Ｘ１０14atoms/cm2
程度として形成された、燐ドープ領域から成る。薄型酸
化物層６３の厚さは２７５ないし４２５オングストロー
ム程度であり、ウエット酸化プロセスを用いて形成す
る。ドープ・ポリシリコン領域６４は、ＬＰＣＶＤプロ
セスを用いて形成し、ＰＨ3堆積／拡散プロセスを用い
て燐をドープする。ドープ・ポリシリコン領域６４の厚
さは、２，５００ないし４，０００オングストローム程
度である。ソース領域７１，７７およびドレイン領域７
２，７８は、ｎ−型ドーパントを含み、１．０Ｘ１０15
ないし１．０Ｘ１０16atoms/cm2程度の第１砒素注入
と、これに続く１．０Ｘ１０13ないしｌ．０ｘｌ０14at
oms/cm2程度の第２燐注入とを含む、二段階イオン注入
プロセスのような、二段階ドーピング・プロセスを用い
て形成することが好ましい。ソース領域８１およびドレ
イン領域８２は、ｐ−型ドーパントを含み、硼素イオン
注入を用い、１．０Ｘ１０15ないし１．０ｘ１０16atom
s/cm2の投与量で形成することが好ましい。パシベーシ
ョン層６７は、硼素−燐−シリケート・ガラス（ＢＰＳ
Ｇ）等のようなドープ・パシベーション層(dopedpassiv
ation layer)から成り、６，０００ないし８，０００オ
ングストローム程度の厚さを有する。好ましくは、パシ
ベーション層６７の第１部分にはドーピングせず、残り
の部分にドーピングを行う。オーム接点７３，７４，８
４は、アルミニウム−シリコン−銅合金のようなアルミ
ニウムを含む金属から成り、６，０００ないし９，００
０オングストローム程度の厚さを有し、既知のスパッタ
リングまたは蒸着技術を用いて形成することが好まし
い。
長領域６１および第２延長領域６２は、燐イオン注入を
用い、注入量を１．０ないし５．０Ｘ１０14atoms/cm2
程度として形成された、燐ドープ領域から成る。薄型酸
化物層６３の厚さは２７５ないし４２５オングストロー
ム程度であり、ウエット酸化プロセスを用いて形成す
る。ドープ・ポリシリコン領域６４は、ＬＰＣＶＤプロ
セスを用いて形成し、ＰＨ3堆積／拡散プロセスを用い
て燐をドープする。ドープ・ポリシリコン領域６４の厚
さは、２，５００ないし４，０００オングストローム程
度である。ソース領域７１，７７およびドレイン領域７
２，７８は、ｎ−型ドーパントを含み、１．０Ｘ１０15
ないし１．０Ｘ１０16atoms/cm2程度の第１砒素注入
と、これに続く１．０Ｘ１０13ないしｌ．０ｘｌ０14at
oms/cm2程度の第２燐注入とを含む、二段階イオン注入
プロセスのような、二段階ドーピング・プロセスを用い
て形成することが好ましい。ソース領域８１およびドレ
イン領域８２は、ｐ−型ドーパントを含み、硼素イオン
注入を用い、１．０Ｘ１０15ないし１．０ｘ１０16atom
s/cm2の投与量で形成することが好ましい。パシベーシ
ョン層６７は、硼素−燐−シリケート・ガラス（ＢＰＳ
Ｇ）等のようなドープ・パシベーション層(dopedpassiv
ation layer)から成り、６，０００ないし８，０００オ
ングストローム程度の厚さを有する。好ましくは、パシ
ベーション層６７の第１部分にはドーピングせず、残り
の部分にドーピングを行う。オーム接点７３，７４，８
４は、アルミニウム−シリコン−銅合金のようなアルミ
ニウムを含む金属から成り、６，０００ないし９，００
０オングストローム程度の厚さを有し、既知のスパッタ
リングまたは蒸着技術を用いて形成することが好まし
い。
【００２４】本発明によるプロセスを用いると、ｎ−チ
ャネル素子５３およびｐ−チャネル素子５６のような表
面鋭敏素子は、安定した電気的特性（例えば、安定なス
レシホールド電圧）を示す。本発明によるプロセスを用
いた半導体素子の一例としてＥＥＰＲＯＭ構造を示した
が、本発明によるプロセスは、表面鋭敏素子を製造する
用途において、ドライ・エッチング技術を砒素のドーピ
ングと共に用いる、あらゆる半導体素子に適しているこ
とは理解されよう。本発明の方法は、スレシホールド電
圧の安定が重要なＭＯＳＦＥＴ素子のような表面鋭敏素
子には、特に適したものである。
ャネル素子５３およびｐ−チャネル素子５６のような表
面鋭敏素子は、安定した電気的特性（例えば、安定なス
レシホールド電圧）を示す。本発明によるプロセスを用
いた半導体素子の一例としてＥＥＰＲＯＭ構造を示した
が、本発明によるプロセスは、表面鋭敏素子を製造する
用途において、ドライ・エッチング技術を砒素のドーピ
ングと共に用いる、あらゆる半導体素子に適しているこ
とは理解されよう。本発明の方法は、スレシホールド電
圧の安定が重要なＭＯＳＦＥＴ素子のような表面鋭敏素
子には、特に適したものである。
【００２５】以上の説明から、ドライ・エッチング・プ
ロセスを用いて、安定した砒素ドープ半導体素子を製造
する方法が提供されたことが認められよう。ドライ・エ
ッチング後で砒素ドーパント注入の前に半導体基板をア
ニールすることにより、安定した電気的特性を有する素
子が達成される。
ロセスを用いて、安定した砒素ドープ半導体素子を製造
する方法が提供されたことが認められよう。ドライ・エ
ッチング後で砒素ドーパント注入の前に半導体基板をア
ニールすることにより、安定した電気的特性を有する素
子が達成される。
【００２６】本方法は、砒素をドーパント種として用い
た、幾何学的形状が小さいＥＥＰＲＯＭの製造を支援
し、安定したＭＯＳＦＥＴスレシホールド電圧特性を有
するＥＥＰＲＯＭ半導体素子を提供するものである。
た、幾何学的形状が小さいＥＥＰＲＯＭの製造を支援
し、安定したＭＯＳＦＥＴスレシホールド電圧特性を有
するＥＥＰＲＯＭ半導体素子を提供するものである。
【図１】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図２】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図３】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図４】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図５】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図６】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図７】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
【図８】本発明による製造方法の一段階における半導体
素子を示す拡大断面図。
素子を示す拡大断面図。
１１ 半導体素子 １２ 半導体ウエハ即ち基板 １３，１４ ドープ領域 １７ フィールド領域 １９ 分離領域 ２２，２３，２４ 領域 ２７ トンネル酸化物層 ２９ フローティング・ゲート層 ３１ フォトレジスト層 ３９ フローティング・ゲート領域 ４１ フォトレジスト層 ４２ 開口 ４４ Ｎ＋領域 ５１ フローティング・ゲート素子 ５２ ＲＯＭ素子 ５３ ｎ−チャネル素子 ５６ ｐ−チャネル素子 ６１ 第１延長領域 ６２ 第２延長領域 ６３ 薄型酸化物 ６４ ドープ・ポリシリコン領域 ６７ パシベーション層 ７４，８４ オーム接点 ７７ ソース領域 ７８ ドレイン領域 ８１ ソース領域 ８２ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 アナンド・エム・タルプル アメリカ合衆国アリゾナ州ギルバート、ウ エスト・デボン・コート643
Claims (2)
- 【請求項１】安定した砒素ドープ半導体素子を製造する
方法であって：複数のドープ領域（１３，１４）を有す
る半導体基板（１２）を用意する段階；前記半導体基板
の一方の表面上に多結晶半導体層（２９）を形成する段
階；ドライ・エッチング・システムを用いて、前記多結
晶半導体層にパターニングを行う段階；前記半導体基板
を加熱し、前記ドライ・エッチング・システムによって
生じたあらゆる有害な影響を低減する段階；前記半導体
基板の選択された領域内に砒素を注入する段階；および
その後、前記複数のドープ領域の１つに表面鋭敏素子
（２３，２４，２６）を形成する段階であって、安定し
た電気的特性を有する前記表面鋭敏素子を形成する段
階；から成ることを特徴とする方法。 - 【請求項２】安定した電気的特性を有する砒素ドープ半
導体集積回路素子を形成する方法であって：第１導電型
の半導体物質から成る基板（１２）の上表面上に薄い酸
化物層（２７）を形成する段階であって、前記上表面か
ら延在する第１導電型の第１ドープ領域（１３）と、前
記上表面から延在する第２導電型の第２ドープ領域（１
４）とを有する前記基板（１２）の上表面に前記薄い酸
化物層（２７）を形成する段階；前記薄い酸化物層上に
ポリシリコン層（２９）を形成する段階；ドライ・エッ
チング・システムにおいて前記ポリシリコン層をパター
ニングする段階；前記基板を高温に露出させ、前記ポリ
シリコン層のパターニングの結果として生じた、前記薄
い酸化物層に隣接するあらゆる欠陥を実質的に根絶する
段階；その後、前記基板に砒素をドープする段階；およ
びその後、前記第１ドープ領域または前記第２ドープ領
域の選択範囲に、ＭＯＳＦＥＴ素子（２３，２４，２
６）を形成する段階；から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US381387 | 1995-01-31 | ||
| US08/381,387 US5631178A (en) | 1995-01-31 | 1995-01-31 | Method for forming a stable semiconductor device having an arsenic doped ROM portion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250484A true JPH08250484A (ja) | 1996-09-27 |
Family
ID=23504840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8031274A Pending JPH08250484A (ja) | 1995-01-31 | 1996-01-25 | 安定な砒素ドープ半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631178A (ja) |
| JP (1) | JPH08250484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997050019A1 (en) * | 1996-06-25 | 1997-12-31 | Cfm Technologies, Inc. | Improved method for sulfuric acid resist stripping |
| US6037225A (en) * | 1998-04-14 | 2000-03-14 | Texas Instruments Acer Incorporated | Manufacturing method for mask ROM devices |
| FR2778018B1 (fr) * | 1998-04-28 | 2000-06-23 | Sgs Thomson Microelectronics | Procede de fabrication de dispositifs eeprom |
| US6890860B1 (en) * | 1999-06-30 | 2005-05-10 | Cypress Semiconductor Corporation | Method for etching and/or patterning a silicon-containing layer |
| JP4683685B2 (ja) * | 2000-01-17 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| US7041562B2 (en) * | 2003-10-29 | 2006-05-09 | Freescale Semiconductor, Inc. | Method for forming multiple gate oxide thickness utilizing ashing and cleaning |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683641A (en) * | 1983-08-01 | 1987-08-04 | Gte Communication Systems Corp. | Method of coding a MOS ROM array |
| JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US4851361A (en) * | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
| JP2509717B2 (ja) * | 1989-12-06 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
| JP2746801B2 (ja) * | 1992-08-27 | 1998-05-06 | 三菱電機株式会社 | Ｉｃカード及びｉｃカードの暗証番号照合方法 |
| US5375083A (en) * | 1993-02-04 | 1994-12-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure |
-
1995
- 1995-01-31 US US08/381,387 patent/US5631178A/en not_active Expired - Lifetime
-
1996
- 1996-01-25 JP JP8031274A patent/JPH08250484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4602441B2 (ja) * | 2008-06-16 | 2010-12-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5631178A (en) | 1997-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605008B2 (ja) | 半導体装置の製造方法 | |
| US7250658B2 (en) | Hybrid planar and FinFET CMOS devices | |
| JPH07335674A (ja) | Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法 | |
| JPH02303157A (ja) | 非対称ｃｍｏｓ電界効果トランジスタ | |
| US5631178A (en) | Method for forming a stable semiconductor device having an arsenic doped ROM portion | |
| JPH0673370B2 (ja) | 集積回路のコンタクト製造方法 | |
| JP2895845B2 (ja) | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 | |
| US20040166616A1 (en) | Method of forming gate electrode structure of a semiconductor device | |
| KR900000819B1 (ko) | 반도체장치 제조방법 | |
| JPH07326595A (ja) | 半導体装置の製造方法 | |
| KR100499755B1 (ko) | Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법 | |
| KR100372645B1 (ko) | 에스오아이 소자의 제조방법 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP2663946B2 (ja) | 半導体装置の製造方法 | |
| JP3260165B2 (ja) | 薄膜素子の製造方法 | |
| KR100702118B1 (ko) | 반도체 소자의 제조방법 | |
| JP3419956B2 (ja) | 半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| KR100565450B1 (ko) | 반도체 소자의 제조 방법 | |
| KR960011639B1 (ko) | 티타늄 실리사이드를 이용한 얇은 접합 형성 방법 | |
| JPH10177956A (ja) | 半導体の製造方法及び半導体装置 | |
| KR100571654B1 (ko) | 듀얼-폴리실리콘 게이트를 가지는 반도체 소자의 게이트전극 형성 방법 | |
| JPH11163123A (ja) | 半導体基板内に狭い熱酸化シリコンサイドアイソレーション領域を形成する方法およびそれにより製造されるｍｏｓ半導体装置 | |
| JPH0296367A (ja) | 半導体記憶装置の製造方法 | |
| JPH0258771B2 (ja) |