KR900000819B1 - 반도체장치 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 제조방법
제1a도 내지 제1j도는 본 발명의 실시예에 따른 다이밀 RAM의 제조과정의 단면도.
제2a도 내지 제2i도는 본 발명의 다른 실시예에 따른 EEPROM의 제조과정의 단면도.
제3도는 본 발명의 다른 실시예에 따른 MIS 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 필드산화층
5 : 콘덴서산화층 6 : 제1다결정 실리콘층
11 : 제2다결정 실리콘층 12 : 레지스트층
14 : 게이트 산화층 16 : 다실리콘 게이트 전극
20 : 알루미늄 배선
본 발명은 반도체 장치의 제조방법, 특히 게이트산화층 또는 콘덴서 산화층이 형성된 후에 불순물 영역이 산화층 아래 형성되는 반도체 장치 제조방법에 관한 것이다. 디아나믹 램덤-액세스 메모리(RAM)내에 접합용량을 형성하는 콘덴서 전극 아래에, 전기적 소거 가능하고 프로그램 가능한 리드-온리 메모리(EEPROM)내의 터널 (tunnel) 게이트 아래 또는 금속절연반도체(MIS) 트랜지스터에서 드레시 호울드(threshold) 전압을 제어하는 게이트 전극 아래에 불순물 영역이 제공된다. 반도체 기판위에 게이트 산화층 또는 콘덴서 산화층을 형성하고 불순물 이온을 산화층을 통해서 기판속으로 주입(implant)시킴으로써 상기 영역이 형성된다.
불순물 영역이 형성되고 그 다음에 산화층이 형성되었을때 보론(boron) 이온등의 주입 불순물이 아래로 확산되어 불순물 영역의 표면에서 불순물 농도가 감소되는 반면 인이온 또는 비소이온은 위로 쌓여져 불순물 영역 표면에서 불순물 농도는 증가한다. 이들 현상중 어느 하나가 다이나믹 RAM에서 콘덴서의 용량, EEPROM에 전하 주입량 또는 MIS 트랜지스터에서 드레시 호울드 전압의 오차를 초래한다.
결과적으로 콘덴서 산화층, 터널게이트 또는 게이트 산화층으로 사용되는 박막 산화층을 먼저 형성한 후에 열산화물화 처리를 이용하여 소망의 불순물 이온을 박막 산화층을 통해서 반도체 기판속으로 주입함으로써 불순물 영역은 통상적으로 형성된다.
종래에는 불순물 이온 주입은 마스크로서 레지스트층으로 이용되는 박막 산화층을 통해서 직접 위로부터 실현되어진다. 만약 레지스트층이 오염물을 포함하고 있다면, 반도체 기판 표면은 레지스트 층에 의해서 오염가능성이 있다. 더욱이 불순물 주입 후 레지스트층 제거를 위해 사용되는 화학물질은 박막산화층을 오염시키고 에칭(etch)시킴으로 박막층의 특성을 악화시키고 층의 두께를 줄이며 이는 상기 장치의 특성의 안정을 악화시킨다. 결과적으로 박막 산화층은 장치 동작중에 고전계가 인가되고 그 유전특성은 장치의 동작에 직결되므로, 상기 장치는 특히 제조공정 중에 상기 박막산화층이 오염되기 쉽다.
본 발명의 목적은 상기 문제점을 제거하는 것이다.
본 발명의 다른 목적은 상기 위의 산화층의 특성을 악화시킴이 없이 불순물 영역이 형성되는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다이나믹 RAM, EEPROM 및 MIS 트랜지스터 등 반도체 장치의 생산량, 특성 및 신뢰성을 개선시키는데 있다.
상기 목적을 달성하기 위해 본 발명에 따르면 반도체 기판위의 절연층을 형성하는 단계; 절연층 위의 전극 재료의 제1층을 형성하는 단계; 이온 주입처리를 이용하여 전극재료의 제1층과 절연층을 통해서 반도체 기판속으로 불순물을 도입시키는 단계; 제1층 위에 전극재료의 제2층을 형성하는 단계; 및 불순물 영역위에 전극재료의 제2 및 제1층을 선택적으로 에칭함으로써 절연층의 전극재료의 제1 및 제2층의 전극패턴을 형성하는 단계를 포함하는 반도체 장치를 생산하는 방법이 제공된다.
본 발명의 특징은 첨부된 도면을 참조한 바람직한 실시예의 다음 기술에 의하여 더욱 명백해 질 것이다.
본 발명의 실시예에 따른 다이나믹 RAM의 제조공정을 먼저 설명하겠다. 제1a도 내지 제1j도는 본 공정의 단면도이다.
제 1a도에 도시된 바와 같이 약 6000Å의 두께를 가진 필드 산화층(3)이 약 10ohm-㎝의 고유 저항과 p형 채널 절단층(2)을 갖는 p형 실리콘 기판(1)위에 형성된다. 특히 RAM 소자 형성영역(4) 위에 질화실리콘(Si3, N4)층 (보이지 않음)을 형성하는 단계, 60keV의 에너지에서 2 ×1013원자/㎠의 투여율로 마스크로서 질화 실리콘층으로 사용되는 p형 실리콘 기판(1)속으로 보론 이온을 주입하는 단계, 마스크로서 질화 실리콘층으로 사용되는 기판(1)을 선택적으로 산화하는 단계 및 그 다음에 질화 실리콘층을 제거하는 단계에 의해 상기의 것이 이룩될 수 있다. 따라서 필드 산화층(3)에 의해 분리된 RAM소자 형성영역(4) 이 형성된다.
제1b에 도시된 바와 같이 약 50 내지 700Å의 두께를 가진 콘덴서 산화층(5)이 통상적인 열산화 처리에 의해 RAM소자 형성영역(4)의 p형 실리콘 기판위에 형성된다.
제1c도에 도시된 바와같이 약 500 내지 700Å의 두께를 가진 제1다결정 실리콘층(6)이 통상적인 화학증착(CVD) 처리에 의해 획득된 구조위에 형성된다. 그 다음에 콘덴서 확산층(7)의 상측부를 노출하는 개구가 형성되도록 제1저항층(29)이 RAM소자 형성층 위에 사진석판술에 의해 패턴된다. 그 후에 마스크로서 저항층(29)을 사용하여 보론 이온이 제1다결정 실리콘층(6)과 산화층(5)을 통해서 200keV의 에너지에서 1 ×1013원자/㎠의 투여율로 기판(1)속으로 선택적으로 주입된다.
다음에 비소이온(As+)은 150keV의 에너지에서 5 ×1013원자/㎠의 투여율로 주입된다. 따라서, 보론 영역(9)과 비소영역(10)이 콘덴서 형성영역(7)내에 형성된다. 이온주입 처리에서 주입영역에 포함된 오염물(보이지 않음)은 녹-온(knock-on)현상에 의해 주입표면 속으로 들어간다. 콘덴서 산화층(5)은 주입표면에 노출되지 않으므로 오염되지 않는다. 레지스트층(29)의 변질된 층은 레지스트층(29)위에서 이온충돌에 의해 레지스트층 (8)의 상측 표면위에 형성된다.
제1e도에 도시된 바와 같이 산소가스 플라스마(plasma)를 사용한 통상적인 회화(ashing)처리 및 황산(H2SO4)을 사용한 습윤(wet)처리에 의해서 제1레지스트층(29)은 제거된다. 그 후 불화물수소(HF)를 사용한 습윤에칭(etching)처리는 주입처리중 다결정층의 표면위에 형성되려는 극히 얇은 산화층을 제거함을 수행한다.
콘덴서 산화층(5)이 이들 처리에 노출되지 않으므로 그것은 오염되지 않으며 그 두께는 감소되지 않는다.
다음에 제1다결정 실리콘층(6)위에 약 3000 내지 4000Å의 두께를 가진 제2다결정 실리콘층(11)은 전극을 만들기에 충분한 두께의 다결정 실리콘을 확보하도록 형성된다. 인이온등의 불순물은 저저항율을 가지도록 제2다결정 실리콘층(11)속으로 주입된다.
제1f도에 도시된 바와 같이 레지스트층(12)은 제2다결정 실리콘용(11) 위에 형성된 다음에 비소영역(10)과 비소영역(10)을 따라 배치되어 있는 필드산화층(3) 부분 바로 위에 있는 부분을 떼어내도록 통상적인 사진 석판술에 의해 패턴된다. 제2다결정 실리콘층(11)의 노출부는 마스크로서 패턴 레지스트층(12)을 사용한 반응이온 에칭(RIE)처리에 의해 에칭된다. 제1다결정 실리콘층(6)의 노출부는 동일처리에 의해 에칭된다. 그 이후에 콘덴서 산화층(5)의 노출부는 RIE 처리에 의해 에칭된다. 다결걀정 실리콘층과 콘덴선 산화층에 대한 RIE처리에서 4비화물탄소(CF4)와 산소 및 3비소메타올(CHF3)의 혼합물이 에칭가스로서 각각 사용된다. 에칭가스 압력은 통상적으로 약 0.01내지 0.1토드(torr)에서 조정되며 고주파수 전력은 통상적으로 0.2 내지 0.3와트/㎠로 세트된다.
제1g도에 도시된 바와 같이 제2레지스트층(12)은 보통회화(灰化)처리에 의해 제거되므로 Hi-C구조 콘덴서가 실현된다. Hi-C구조 콘덴서는 활성화된 후에 n+형 영역이 되는 비소영역(10); 활성화된 후에 p+형 영역이 되는 보론영역(9); p-n접합부 위에 위치한 콘덴서 산화층(5); 및 제1 및 제2다결정성 실리콘층(6 및 11)으로 구성된 다결정성 실리콘 콘덴서 전극(13)으로 구성된다. 그 후에 종래의 생산처리가 실행된다.
제1h도에 도시된 바와 같이 약 300 내지 500Å의 두께를 가진 게이트 산화층 (14)이 보통의 열산화물 처리에 의해 p형 실리콘 기판(1)의 노출부위에 형성된다. 동시에 제2산화층(15)이 다결정 실리콘 콘덴서 전극(13)위에 형성된다.
상기 획득된 구조위에 약 4000 내지 5000Å의 두께를 가진 제3다결정 실리콘층이 CVD처리에 의해 형성된다. 이식주입에 의하여 전도도를 제3다결정 실리콘층에 부여한 후에 제3다결정 실리콘층이 석판 인쇄처리에 의해 패턴됨으로써 게이트 산화층 (14)위에 다실리콘 게이트 전극을 형성한다.
제1i도에 도시된 바와 같이 고농도 비소이온이 마스크로서 다결정 실리콘 게이트 전극(16)과 다결정 실리콘 콘덴서 전극을 사용하여 게이트 산화층(14)의 노출부를 통하여 p형 실리콘 기판(1) 속으로 주입된다.
이온주입 처리후 소망의 어닐링(annealing)이 실행되어 n+형 소오스영역(17)과 n+형 드레인 영역(18) p형 실리콘 기판에 형성된다. 어닐링 처리중 보론영역(9)과 비소영역(10)이 활성화되어 각 p+형 및 n+형 영역이 된다.
제1j도에 도시된 바와 같이 상기 획득된 구조위에 인규소 유리(PSG)층은 예컨대 CVD처리에 의해 형성된다. 전극창은 석판인쇄처리를 사용하여 PSG층(19)와 게이트 산화층을 에칭함으로써 형성된다. 다음에 알루미늄층을 진공증착 또는 스퍼터링(sputtering)에 의하여 상기 획득한 구조위에 형성된다. 알루미늄층은 사직석판 처리에 의해 패턴되어 전극창을 통해 PSG층(19)위에 알루미늄 배선(20)을 형성한다. 배선(10)은 전기적으로 드레인영역(180과 게이트전극(16) 및 콘덴서 전극(13)에 접속된다. 알루미늄 배선(20)을 게이트 전극(16)과 콘덴서 전극(13)을 접속함은 또 다른 영역(보이지 않음)에서 이루어진다. 상기 획득한 구조위에 보호 절연층을 형성한 후에 다이나믹 RAM의 제조는 완성된다.
다음에 본 발명에 따른 EEPROM의 제조공정을 설명하겠다. 제2a도 내지 제2i도는 공정의 단면도이다.
먼저 제2a도 및 제2b도를 참조로 한 과정은 제1A도 및 제1B도에서와 같은 동일한 공정이 수행된다.
다음에 제2c도에 도시된 바와 같이 산화층(5)의 일부가 보통의 사직석판처리에 의해 에칭되어 개구를 형성한다.
제2d도에 도시된 바와 같이 약 100 내지 200Å의 두께를 가진 터널 게이트 산화층(5a)이 노출된 p형 실리콘기판(1) 위에 형성된다. 그 후에 획득한 구조위에 500 내지 700Å의 두께를 가진 제1다결정 실리콘층(6)은 제2f도에 도시된 바와 같이 형성된다.
다음에 제2f동에 도시된 바와 같이 개구를 가진 저항층(9)이 다결정 실리콘층(6)위에 형성된 비소이온은 다결정 실리콘층(6)과 터널게이트 산화층(5a)을 통해서 p형 실리콘 기판(1)속으로 주입되어 전자주입 또는 방출을 위한 불순물영역(21)을 형성한다.
제2g도에 도시된 바와 같이 약 3000 내지 5000Å의 두께를 가진 제2다결정 실리콘층(11)은 제1다결정 실리콘층 위에 형성되며, 이온주입 처리가 이루어져 층 (11a)을 저 저항율을 갖게 된다.
그 후 패턴된 레지스터층(보이지 않음)은 다결정 실리콘층(11)위에 형성된 다음에 다결정층(6,11)이 마스크로 사용되는 레지스트층과 함께 에칭되어 플로팅(floating) 게이트 패턴을 형성하는 예비패턴을 형성한다.
제2h도에 도시된 바와 같이 상기 획득한 구조위에 400 내지 700Å의 두께를 가진 제2게이트 산화층(22)은 통상적인 열산화처리에 의해 형성된다.
그 후에 제어전극을 위한 다결정 실리콘층(23)이 제2게이트 산화층(22) 위에 형성되며 층(23)에 전도성을 부여하는 이온 주입처리가 수행된다. 다음에 패턴된 레지스트층은 전자를 주입 또는 방출하는 불순물 영역(21) 위의 다결정 실리콘층(23)에 형성된다.
제2i에 도시된 바와 같이 제어전극, 제2게이트 산화층(22), 제2 다결정 실리콘층(11), 제1다결정 실리콘층(6) 및 산화층(5)을 위한 다결정 실리콘층(23)을 마스크로서 패턴된 레지스트층(12)을 사용한 RIE처리에 의해 교대로 에칭된다. 이와 같이 형성된 플로팅층(11a)은 제1 및 제2 다결정 실리콘층(11 및 6)으로 구성된다. 다음에 비소이온이 p형 실리콘 기판(1)에 주입되어 소오스 영역(24)과 드레인영역(25)을 형성한다. 따라서, 본 발명은 EEPROM을 얻을 수 있다.
제3도는 본 발명의 또 다른 실시예에 따른 MIS 트랜지스터의 단면도이다.
드레시호울드 전압을 조정하는 불순물영역(7)은 다결정 실리콘층(11a)의 하층을 형성하는 제1 다결정 실리콘층과 게이트 산화층(5)을 통해서 보론, 비소 또는 인이온 중 어느 하나를 주입시킴으로써 형성된다.
본 발명에서, 전극재료층은 다결정 실리콘에 한정되지 않는다. 몰리브덴(molybdenum) 또는 텅스텐 및 티타늄 또는 이들 물질의 금속규화물 등의 내화성 금속도 또한 사용 가능하다. 제1층 전극재료는 제2전극재료와 상이해도 된다. 본 발명의 관점을 이탈하지 않는 한 상기에서 기술된 처리에 대한 많은 수정과 변형이 가능하다는 것은 본 기술 분야에 통상의 지식을 가진자에게 명백할 것이다.

Claims (9)

  1. 반도체 장치 제조방법에 있어서, 반도체 기판에 절연층을 형성하는 단계; 절연층위에 전극재료의 제1층을 형성하는 단계; 이온주입(implant) 처리를 사용함으로써 전극재료의 제1층과 절연층을 통해서 불순물을 반도체 기판속으로 도입하는 단계; 제1층 위에 전극재료의 제2층을 형성하는 단계; 및 전극재료의 제2 및 제1층을 선택적으로 에칭(etching)함으로써 절연층위 전극재료의 제1 및 제2층의 전극패턴을 불순물 영역위에 형성하는 단계로 구성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 반도체 기판은 p형 반도체 기판인 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 전극재료의 상기 제1층은 500 내지 700Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 전극재료의 상기 제1층 및 상기 제2층 각각은 다결정 실리콘, 내화성 금속 또는 내화성 금속의 금속 규화물(Silicide)로 구성되는 그룹으로부터 선택되는 재료로 구성되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 고융점 금속은 몰리브덴, 텅스텐 및 티타늄인 것을 특징으로 하는 반도체 장지 제조방법.
  6. 제1항에 있어서, 상기 불순물은 상기 반도체 기판에 선택적으로 도입되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항에 있어서, 다이나믹 랜덤 억세스 메모리(DRAM)이 제조되는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제1항에 있어서, 상기 반도체 장치는 전기적 소거 가능하고 프로그램 가능한 리드온리메모리(EEPROM)인 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제1항에 있어서, 상기 반도체 장치는 금속절연 반도체(MIS) 트랜지스터인 것을 특징으로 하는 반도체 장치제조방법.
KR1019840005769A 1983-09-26 1984-09-20 반도체장치 제조방법 KR900000819B1 (ko)

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JP (1) JPS6068658A (ko)
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