JP2507306B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に係り、特に薄い絶縁
膜部の耐圧向上を図った半導体装置の製造方法に関す
る。
膜部の耐圧向上を図った半導体装置の製造方法に関す
る。
MOS型ダイナミックRAM（dRAM）の集積度は年々向上
し、現在1MビットdRAMが実用段階に入ろうとしている。
この様な高集積化dRAMでは、MOSキャパシタの絶縁膜が
約100Å程度の薄い酸化膜により形成されるため、その
絶縁耐圧がdRAMの信頼性や歩留りを大きく左右する要因
となっている。このことを、以下に図面を参照して説明
する。
し、現在1MビットdRAMが実用段階に入ろうとしている。
この様な高集積化dRAMでは、MOSキャパシタの絶縁膜が
約100Å程度の薄い酸化膜により形成されるため、その
絶縁耐圧がdRAMの信頼性や歩留りを大きく左右する要因
となっている。このことを、以下に図面を参照して説明
する。
第３図（ａ）〜（ｄ）は、現在採用されている代表的
なdRAMの１メモリセル部分の製造工程を示す。p-型Si基
板31に、まず素子分離のためにフィールド絶縁膜32を形
成し、素子形成領域の基板表面を露出させる
（（ａ））。次に例えば、HClとドライO2の混合雰囲気
中,900℃で基板表面を熱酸化し、厚さ約100Åのキャパ
シタ絶縁膜33を形成する。そしてこの上にレジストパタ
ーン34を形成し、Asを加速電圧100KeV,ドーズ量１×10
14／cm2でイオン注入し、続いてＢを加速電圧100KeV,ド
ーズ量１×1013／cm2でイオン注入して、キャパシタ形
成領域の基板表面部にｐ型層35およびｎ型層36を形成す
る（（ｂ））。レジストパターン34を除去した後、ｎ型
の第１層多結晶シリコン膜を堆積し、これを所定パター
ンに形成してキャパシタ電極37を形成する（（ｃ））。
この後、キャパシタ領域に隣接する領域にゲート絶縁膜
38を介してゲート電極39を形成し、Asのイオン注入によ
りソース，ドレインとなるn+型層40,41を形成してスイ
ッチング用MOSトランジスタを形成する。そして、全面
をCVD酸化膜42により覆ってこれにコンタクト孔を開
け、Al配線43を配設する（（ｄ））。
なdRAMの１メモリセル部分の製造工程を示す。p-型Si基
板31に、まず素子分離のためにフィールド絶縁膜32を形
成し、素子形成領域の基板表面を露出させる
（（ａ））。次に例えば、HClとドライO2の混合雰囲気
中,900℃で基板表面を熱酸化し、厚さ約100Åのキャパ
シタ絶縁膜33を形成する。そしてこの上にレジストパタ
ーン34を形成し、Asを加速電圧100KeV,ドーズ量１×10
14／cm2でイオン注入し、続いてＢを加速電圧100KeV,ド
ーズ量１×1013／cm2でイオン注入して、キャパシタ形
成領域の基板表面部にｐ型層35およびｎ型層36を形成す
る（（ｂ））。レジストパターン34を除去した後、ｎ型
の第１層多結晶シリコン膜を堆積し、これを所定パター
ンに形成してキャパシタ電極37を形成する（（ｃ））。
この後、キャパシタ領域に隣接する領域にゲート絶縁膜
38を介してゲート電極39を形成し、Asのイオン注入によ
りソース，ドレインとなるn+型層40,41を形成してスイ
ッチング用MOSトランジスタを形成する。そして、全面
をCVD酸化膜42により覆ってこれにコンタクト孔を開
け、Al配線43を配設する（（ｄ））。
通常、キャパシタ電極37は基板上の複数のメモリセル
に共通にセルプレートとして配設され、MOSトランジス
タのゲート電極39は一方向の複数のメモリセルについて
共通に配設されてワード線となり、Al配線43はワード線
とは直交する方向の複数のメモリセルに共通に配設され
てビット線となる。ここに示したメモリセルは、メモリ
キャパシタとして基本的にMOSキャパシタを用いている
が、基板側にｐ型層35とｎ型層36によるpn接合容量を並
列に設置した、いわゆるHi-Cセル構造となっている。
に共通にセルプレートとして配設され、MOSトランジス
タのゲート電極39は一方向の複数のメモリセルについて
共通に配設されてワード線となり、Al配線43はワード線
とは直交する方向の複数のメモリセルに共通に配設され
てビット線となる。ここに示したメモリセルは、メモリ
キャパシタとして基本的にMOSキャパシタを用いている
が、基板側にｐ型層35とｎ型層36によるpn接合容量を並
列に設置した、いわゆるHi-Cセル構造となっている。
第４図はこの様な従来の製造方法により形成されたdR
AMの、MOSキャパシタの絶縁破壊耐圧分布を測定した結
果である。このデータは、1MビットdRAMの１チップの全
キャパシタ面積相当のキャパシタを上記製造条件で形成
した試料について測定したものである。図から明らかな
ように耐圧0Vの試料が相当多く、100Åの酸化膜の正常
な耐圧10V以下で破壊する試料も相当多い。
AMの、MOSキャパシタの絶縁破壊耐圧分布を測定した結
果である。このデータは、1MビットdRAMの１チップの全
キャパシタ面積相当のキャパシタを上記製造条件で形成
した試料について測定したものである。図から明らかな
ように耐圧0Vの試料が相当多く、100Åの酸化膜の正常
な耐圧10V以下で破壊する試料も相当多い。
このような耐圧分布では、dRAMの製造歩留りが低くな
るだけでなく、動作中にキャパシタ絶縁膜が破壊する
等、信頼性上問題である。
るだけでなく、動作中にキャパシタ絶縁膜が破壊する
等、信頼性上問題である。
この様にキャパシタ絶縁膜の耐圧が低くなる理由とし
ては、第３図（ｂ）で説明したようにキャパシタ絶縁膜
33を形成した状態でイオン注入を行うため、キャパシタ
絶縁膜33が損傷を受けること、またフォトレジスト工程
やイオン注入工程でキャパシタ絶縁膜が汚染されること
等が考えられる。
ては、第３図（ｂ）で説明したようにキャパシタ絶縁膜
33を形成した状態でイオン注入を行うため、キャパシタ
絶縁膜33が損傷を受けること、またフォトレジスト工程
やイオン注入工程でキャパシタ絶縁膜が汚染されること
等が考えられる。
一方、ディー・エー・バグリー（D.A.BAGLEE）は、第
３図（ａ）の状態即ち基板表面が露出した状態で不純物
のイオン注入とアニールを行ない、その後キャパシタ絶
縁膜を形成することを提唱している（アイ・イー・イー
・イー エレクトロン デバイス レターズ（IEEE ELE
CTRON DEVICE LETTERS）,vol.ED-4,No.4,Apr.1984）。
しかしこの方法では、活性なSi基板表面が露出した状態
でフォトレジスト工程やイオン注入工程を行うため、基
板表面がより汚染され、また損傷を受ける可能性が大き
く、耐圧は改善されない。特に、イオン注入後の熱処理
をN2雰囲気中で行うと、ＮとSiが反応して部分的にシリ
コン窒化膜が形成され、これが耐圧不良の原因となる。
これを避けるために例えば酸化性雰囲気中で熱処理する
と、イオン注入工程で生じた結晶欠陥が２次欠陥に成長
し、キャパシタ部のpn接合のリーク電流が増大して記憶
保持特性が悪くなる。
３図（ａ）の状態即ち基板表面が露出した状態で不純物
のイオン注入とアニールを行ない、その後キャパシタ絶
縁膜を形成することを提唱している（アイ・イー・イー
・イー エレクトロン デバイス レターズ（IEEE ELE
CTRON DEVICE LETTERS）,vol.ED-4,No.4,Apr.1984）。
しかしこの方法では、活性なSi基板表面が露出した状態
でフォトレジスト工程やイオン注入工程を行うため、基
板表面がより汚染され、また損傷を受ける可能性が大き
く、耐圧は改善されない。特に、イオン注入後の熱処理
をN2雰囲気中で行うと、ＮとSiが反応して部分的にシリ
コン窒化膜が形成され、これが耐圧不良の原因となる。
これを避けるために例えば酸化性雰囲気中で熱処理する
と、イオン注入工程で生じた結晶欠陥が２次欠陥に成長
し、キャパシタ部のpn接合のリーク電流が増大して記憶
保持特性が悪くなる。
本発明は上記した点に鑑みなされたもので、薄い絶縁
膜の耐圧向上を図り、以て高集積化dRAM等の信頼性およ
び歩留り向上を図った半導体装置の製造方法を提供する
ことを目的とする。
膜の耐圧向上を図り、以て高集積化dRAM等の信頼性およ
び歩留り向上を図った半導体装置の製造方法を提供する
ことを目的とする。
本発明は、dRAMのキャパシタのようなMOS構造を形成
するに当り、半導体基板表面に第１の絶縁膜を形成した
状態で少なくともボロンを含む不純物のイオン注入と熱
処理を行ない、その後この第１の絶縁膜を除去して改め
て所定厚みの第２の絶縁膜を形成し、この第２の絶縁膜
上に電極を形成する。
するに当り、半導体基板表面に第１の絶縁膜を形成した
状態で少なくともボロンを含む不純物のイオン注入と熱
処理を行ない、その後この第１の絶縁膜を除去して改め
て所定厚みの第２の絶縁膜を形成し、この第２の絶縁膜
上に電極を形成する。
本発明によれば、100Å程度の極薄絶縁膜をもつMOS構
造の耐圧分布が大きく改善される。これにより、1Mビッ
トdRAMなどのチップ歩留りが大幅に向上し、また動作中
に破壊するという不良モードもなくなり、dRAMの信頼性
が向上する。更にイオン注入で形成されたpn接合等のリ
ーク電流も減少し、dRAMの記憶保持特性が向上する。
造の耐圧分布が大きく改善される。これにより、1Mビッ
トdRAMなどのチップ歩留りが大幅に向上し、また動作中
に破壊するという不良モードもなくなり、dRAMの信頼性
が向上する。更にイオン注入で形成されたpn接合等のリ
ーク電流も減少し、dRAMの記憶保持特性が向上する。
以下本発明の実施例を説明する。
第１図（ａ）〜（ｅ）は一実施例のdRAMの製造工程を
示す。まずP-型Si基板11に周知の方法でフィールド絶縁
膜12を形成する（（ａ））。そして素子形成領域表面に
100〜200Åの熱酸化膜（第１の絶縁膜）13を形成し、こ
の上にフォトレジスト・パターン14を形成して、Asおよ
びＢを順次イオン注入してMOSキャパシタ領域の基板11
表面部にｐ型層15およびｎ型層16を形成する
（（ｂ））。Asのイオン注入は例えば、加速電圧100Ke
V,ドーズ量１×1014／cm2で行ない、Ｂのイオン注入は
例えば加速電圧100KeV,ドーズ量１×1013／cm2で行う。
これらのイオン注入後の熱処理は、フォトレジストパタ
ーン14を除去して、酸化膜13は残した状態で非酸化性雰
囲気例えばN2雰囲気中で、900℃,30分の条件で行う。こ
れにより、イオン注入された不純物の活性化が行われ、
またイオン注入により基板中に生成された結晶欠陥が回
復する。
示す。まずP-型Si基板11に周知の方法でフィールド絶縁
膜12を形成する（（ａ））。そして素子形成領域表面に
100〜200Åの熱酸化膜（第１の絶縁膜）13を形成し、こ
の上にフォトレジスト・パターン14を形成して、Asおよ
びＢを順次イオン注入してMOSキャパシタ領域の基板11
表面部にｐ型層15およびｎ型層16を形成する
（（ｂ））。Asのイオン注入は例えば、加速電圧100Ke
V,ドーズ量１×1014／cm2で行ない、Ｂのイオン注入は
例えば加速電圧100KeV,ドーズ量１×1013／cm2で行う。
これらのイオン注入後の熱処理は、フォトレジストパタ
ーン14を除去して、酸化膜13は残した状態で非酸化性雰
囲気例えばN2雰囲気中で、900℃,30分の条件で行う。こ
れにより、イオン注入された不純物の活性化が行われ、
またイオン注入により基板中に生成された結晶欠陥が回
復する。
この後熱酸化膜13を除去して基板表面を露出させる
（（ｃ））。そして改めて熱酸化を行ってキャパシタ絶
縁膜となる例えば100Åの熱酸化膜17（第２の絶縁膜）
を形成し、この上に第１層多結晶シリコン膜によりキャ
パシタ電極18を形成する（（ｄ））。この後は周知の工
程に従って、MOSキャパシタ領域に隣接する領域にゲー
ト酸化膜19を介して第２層多結晶シリコン膜によるゲー
ト電極20を形成し、Asのイオン注入によりソース，ドレ
インとなるn+型層21,22を形成し、基板全面をCVD酸化膜
23で覆ってこれにコンタクト孔を開けてAl配線24を配設
する（（ｅ））。
（（ｃ））。そして改めて熱酸化を行ってキャパシタ絶
縁膜となる例えば100Åの熱酸化膜17（第２の絶縁膜）
を形成し、この上に第１層多結晶シリコン膜によりキャ
パシタ電極18を形成する（（ｄ））。この後は周知の工
程に従って、MOSキャパシタ領域に隣接する領域にゲー
ト酸化膜19を介して第２層多結晶シリコン膜によるゲー
ト電極20を形成し、Asのイオン注入によりソース，ドレ
インとなるn+型層21,22を形成し、基板全面をCVD酸化膜
23で覆ってこれにコンタクト孔を開けてAl配線24を配設
する（（ｅ））。
この実施例の条件によるキャパシタ絶縁膜の耐圧分布
を第２図に示す。図から明らかなように、97％の試料が
正常な耐圧値を示しており、第４図と比較して大幅な耐
圧分布の改善がなされている。この様な歴然たる効果が
得られる理由は、フォトレジスト工程およびイオン注入
工程で用いた熱酸化膜をそのままキャパシタ絶縁膜とし
て用いず、一旦これを除去して清浄な基板表面を露出さ
せて清浄な熱酸化膜を改めて形成したことによる。また
フォトレジスト工程およびイオン注入工程は基板表面に
熱酸化膜が形成された状態で行っているので、基板表面
が汚染されることもなく、これも耐圧分布改善に寄与し
ている。イオン注入後のN2雰囲気中の熱処理を熱酸化膜
がある状態で行っているため窒化膜が形成されることも
なく、このことも耐圧向上に寄与している。非酸化性雰
囲気中での熱処理により、イオン注入により導入された
結晶欠陥も回復するため、pn接合のリーク電流が増大す
ることもなく、dRAMの記憶保持特性も向上する。更に本
発明の方法によれば、キャパシタ絶縁膜形成後に、ウェ
ーハ洗浄工程を行うことなく直ぐに多結晶シリコン膜堆
積の工程を行うことができる。このように洗浄工程を省
略すると、薬品中の微量な不純物でキャパシタ絶縁膜が
汚染されることがなくなり、これによりキャパシタ絶縁
膜の安定性向上が図られる。ちなみに従来の方法では、
キャパシタ絶縁膜形成後にフォトレジスト工程が入るた
めに、多結晶シリコン膜堆積工程に先立ってウェーハ洗
浄を行うことが必須であり、これが耐圧特性不良の一原
因になっていた。
を第２図に示す。図から明らかなように、97％の試料が
正常な耐圧値を示しており、第４図と比較して大幅な耐
圧分布の改善がなされている。この様な歴然たる効果が
得られる理由は、フォトレジスト工程およびイオン注入
工程で用いた熱酸化膜をそのままキャパシタ絶縁膜とし
て用いず、一旦これを除去して清浄な基板表面を露出さ
せて清浄な熱酸化膜を改めて形成したことによる。また
フォトレジスト工程およびイオン注入工程は基板表面に
熱酸化膜が形成された状態で行っているので、基板表面
が汚染されることもなく、これも耐圧分布改善に寄与し
ている。イオン注入後のN2雰囲気中の熱処理を熱酸化膜
がある状態で行っているため窒化膜が形成されることも
なく、このことも耐圧向上に寄与している。非酸化性雰
囲気中での熱処理により、イオン注入により導入された
結晶欠陥も回復するため、pn接合のリーク電流が増大す
ることもなく、dRAMの記憶保持特性も向上する。更に本
発明の方法によれば、キャパシタ絶縁膜形成後に、ウェ
ーハ洗浄工程を行うことなく直ぐに多結晶シリコン膜堆
積の工程を行うことができる。このように洗浄工程を省
略すると、薬品中の微量な不純物でキャパシタ絶縁膜が
汚染されることがなくなり、これによりキャパシタ絶縁
膜の安定性向上が図られる。ちなみに従来の方法では、
キャパシタ絶縁膜形成後にフォトレジスト工程が入るた
めに、多結晶シリコン膜堆積工程に先立ってウェーハ洗
浄を行うことが必須であり、これが耐圧特性不良の一原
因になっていた。
本発明は上記した実施例に限られるものではなく、以
下に列挙するように種々変形して実施することができ
る。
下に列挙するように種々変形して実施することができ
る。
（１）実施例では、キャパシタ部にAsとＢをイオン注入
していわゆるHi-C構造とする場合を説明したが、ボロン
のイオンのみを注入する場合、またAsの代わりにＰをイ
オン注入する場合にも本発明を適用することができる。
していわゆるHi-C構造とする場合を説明したが、ボロン
のイオンのみを注入する場合、またAsの代わりにＰをイ
オン注入する場合にも本発明を適用することができる。
（２）第１の絶縁膜および第２の絶縁膜として熱酸化膜
の他に、CVDによる酸化膜や窒化膜あるいはこれらの混
合膜を用いることができる。この様なCVD膜を用いた場
合には、これを除去する際にフィールド絶縁膜の膜減り
を抑制することができる。
の他に、CVDによる酸化膜や窒化膜あるいはこれらの混
合膜を用いることができる。この様なCVD膜を用いた場
合には、これを除去する際にフィールド絶縁膜の膜減り
を抑制することができる。
（３）実施例ではdRAMのMOSキャパシタ部の形成に本発
明を適用した場合を説明したが、極薄絶縁膜を有するMO
S構造であってその基板表面にイオン注入を必要とする
ような回路要素を含む他の半導体装置に同様に本発明を
適用することができる。特にそのイオン注入のドーズ量
が大きい場合、例えば１×1013／cm2以上の場合に顕著
な効果が得られることが確認されている。一例として、
トンネル効果により書込み，消去を行うE2PROMがある。
これは、フローティング・ゲートを有するMOS構造素子
であり、フローティング・ゲートと基板との間に100Å
程度のトンネル酸化膜を有し、その下の基板表面に１×
1014／cm2程度のイオン注入による書替え電極層を有す
るものであるが、そのトンネル酸化膜部の形成に本発明
を適用して大きい効果が得られた。具体的には、書込み
／消去のサイクルを従来に比べておよそ10倍長くするこ
とができた。
明を適用した場合を説明したが、極薄絶縁膜を有するMO
S構造であってその基板表面にイオン注入を必要とする
ような回路要素を含む他の半導体装置に同様に本発明を
適用することができる。特にそのイオン注入のドーズ量
が大きい場合、例えば１×1013／cm2以上の場合に顕著
な効果が得られることが確認されている。一例として、
トンネル効果により書込み，消去を行うE2PROMがある。
これは、フローティング・ゲートを有するMOS構造素子
であり、フローティング・ゲートと基板との間に100Å
程度のトンネル酸化膜を有し、その下の基板表面に１×
1014／cm2程度のイオン注入による書替え電極層を有す
るものであるが、そのトンネル酸化膜部の形成に本発明
を適用して大きい効果が得られた。具体的には、書込み
／消去のサイクルを従来に比べておよそ10倍長くするこ
とができた。
本発明は、能動素子であるMOSトランジスタ部の形成
に適用することも可能であるが、特に有効なのは実施例
で説明したような受動素子であるキャパシタ部等におい
てである。例えば、MOSトランジスタ部に本発明を適用
した場合、ゲート絶縁膜を介してしきい値制御のための
イオン注入を行ない、そのゲート絶縁膜を除去して再度
ゲート絶縁膜を形成すると、チャネル領域の不純物分布
が変化してしまい、所望のしきい値を得ることが難しく
なるからである。
に適用することも可能であるが、特に有効なのは実施例
で説明したような受動素子であるキャパシタ部等におい
てである。例えば、MOSトランジスタ部に本発明を適用
した場合、ゲート絶縁膜を介してしきい値制御のための
イオン注入を行ない、そのゲート絶縁膜を除去して再度
ゲート絶縁膜を形成すると、チャネル領域の不純物分布
が変化してしまい、所望のしきい値を得ることが難しく
なるからである。
（４）基板はｎ型Siでもよい。また第１導電型基板に第
２導電型ウェルを形成してCMOS回路を構成する場合にも
本発明を適用することができるし、SOI基板を用いた場
合にも同様である。
２導電型ウェルを形成してCMOS回路を構成する場合にも
本発明を適用することができるし、SOI基板を用いた場
合にも同様である。
第１図（ａ）〜（ｅ）は本発明の実施例のdRAM製造工程
を示す図、第２図はこの実施例によるキャパシタ絶縁膜
の耐圧分布を測定したデータを示す図、第３図（ａ）〜
（ｄ）は従来のdRAM製造工程を示す図、第４図はそのキ
ャパシタ絶縁膜耐圧分布を測定したデータを示す図であ
る。 11……p-型Si基板、12……フィールド絶縁膜、13……熱
酸化膜（第１の絶縁膜）、14……フォトレジスト・パタ
ーン、15……ｐ型層、16……ｎ型層、17……熱酸化膜
（第２の絶縁膜）、18……キャパシタ電極（第１層多結
晶シリコン膜）、19……ゲート酸化膜、20……ゲート電
極（第２層多結晶シリコン膜）、21,22……n+型層、23
……CVD酸化膜、24……Al配線。
を示す図、第２図はこの実施例によるキャパシタ絶縁膜
の耐圧分布を測定したデータを示す図、第３図（ａ）〜
（ｄ）は従来のdRAM製造工程を示す図、第４図はそのキ
ャパシタ絶縁膜耐圧分布を測定したデータを示す図であ
る。 11……p-型Si基板、12……フィールド絶縁膜、13……熱
酸化膜（第１の絶縁膜）、14……フォトレジスト・パタ
ーン、15……ｐ型層、16……ｎ型層、17……熱酸化膜
（第２の絶縁膜）、18……キャパシタ電極（第１層多結
晶シリコン膜）、19……ゲート酸化膜、20……ゲート電
極（第２層多結晶シリコン膜）、21,22……n+型層、23
……CVD酸化膜、24……Al配線。
Claims (13)
- 【請求項１】半導体基板の素子形成領域表面に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜を介して基板
表面部に少なくともボロンを含む不純物をイオン注入す
る工程と、前記第一の絶縁膜を除去し、露出した基板表
面に改めてキャパシタ絶縁膜となる第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上にキャパシタ電極の一
方となる電極を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記不純物のイオン注入工程の後、前記第
１の絶縁膜を除去する前に非酸化性雰囲気中で熱処理す
る工程を含む特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項３】前記第１の絶縁膜は基板表面を熱酸化して
得られる酸化膜である特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項４】前記第２の絶縁膜は基板表面を熱酸化して
得られる酸化膜である特許請求の範囲第１項記載の半導
体装置の製造方法。 - 【請求項５】前記基板表面部に形成された少なくともボ
ロンを含む不純物領域、第２の絶縁膜、及び前記第２の
絶縁膜上の電極のMOSキャパシタはダイナミックRAMのキ
ャパシタである特許請求の範囲第１項記載の半導体装置
の製造方法。 - 【請求項６】前記イオンを注入する工程は、ヒ素をイオ
ン注入した後、ボロンをイオン注入する工程である特許
請求の範囲第５項記載の半導体装置の製造方法。 - 【請求項７】前記ヒ素のイオン注入及びボロンのイオン
注入工程後に行う熱処理の後、前記ボロンの不純物プロ
ファイルは前記ヒ素の不純物プロファイルよりも基板表
面から深く形成されることを特徴とする特許請求の範囲
第６項記載の半導体装置の製造方法。 - 【請求項８】前記基板表面部への少なくともボロンを含
む不純物のイオン注入工程は、１×1013／cm2以上のド
ーズ量であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - 【請求項９】半導体基板の素子形成領域表面に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜を介して基板
表面部に少なくともボロンを含む不純物をイオン注入す
る工程と、前記第一の絶縁膜を除去し、露出した基板表
面に改めてトンネル絶縁膜となる第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜上にフローティング電極を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項１０】前記基板表面部への少なくともボロンを
含む不純物のイオン注入工程は、１×1013／cm2以上の
ドーズ量であることを特徴とする特許請求の範囲第９項
記載の半導体装置の製造方法。 - 【請求項１１】前記不純物のイオン注入工程の後、前記
第１の絶縁膜を除去する前に非酸化性雰囲気中で熱処理
する工程を含む特許請求の範囲第９項記載の半導体装置
の製造方法。 - 【請求項１２】前記第１の絶縁膜は基板表面を熱酸化し
て得られる酸化膜である特許請求の範囲第９項記載の半
導体装置の製造方法。 - 【請求項１３】前記第２の絶縁膜は基板表面を熱酸化し
て得られる酸化膜である特許請求の範囲第９項記載の半
導体装置の製造方法。
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Applications Claiming Priority (1)
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| JP60245495A JP2507306B2 (ja) | 1985-11-01 | 1985-11-01 | 半導体装置の製造方法 |
Publications (2)
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|---|---|
| JPS62105465A JPS62105465A (ja) | 1987-05-15 |
| JP2507306B2 true JP2507306B2 (ja) | 1996-06-12 |
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-
1985
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| Publication number | Publication date |
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| JPS62105465A (ja) | 1987-05-15 |
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