JPH0312785B2 - - Google Patents
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- JPH0312785B2 JPH0312785B2 JP60174445A JP17444585A JPH0312785B2 JP H0312785 B2 JPH0312785 B2 JP H0312785B2 JP 60174445 A JP60174445 A JP 60174445A JP 17444585 A JP17444585 A JP 17444585A JP H0312785 B2 JPH0312785 B2 JP H0312785B2
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、半導体デバイスの製法に関するもの
であり、さらに詳細に述べれば、相補形金属酸化
物半導体（CMOS）構造の製法に関するもので
ある。
であり、さらに詳細に述べれば、相補形金属酸化
物半導体（CMOS）構造の製法に関するもので
ある。
Ｂ 発明の概要
この発明によれば、CMOS構造等の半導体の
製法が提供される。この方法は、半導体の表面に
酸素を拡散させない材料の層を設け、この層を、
フイールド分離領域を作成すべき部分から部分的
に除去して、能動領域およびフイールド分離領域
の位置を画定するために、この層のパターン付け
をする工程を含む。この酸素を通過させない層
は、半導体に隣接する二酸化シリコン層と、この
二酸化シリコン層に隣接する窒化シリコン層とか
らなる二重誘電構造とすることができる。形成さ
れた構造は、下の酸化され易い領域の酸化を防
ぎ、構造の能動領域の位置を画定するために用い
られる酸素を通過させない構造を含む。
製法が提供される。この方法は、半導体の表面に
酸素を拡散させない材料の層を設け、この層を、
フイールド分離領域を作成すべき部分から部分的
に除去して、能動領域およびフイールド分離領域
の位置を画定するために、この層のパターン付け
をする工程を含む。この酸素を通過させない層
は、半導体に隣接する二酸化シリコン層と、この
二酸化シリコン層に隣接する窒化シリコン層とか
らなる二重誘電構造とすることができる。形成さ
れた構造は、下の酸化され易い領域の酸化を防
ぎ、構造の能動領域の位置を画定するために用い
られる酸素を通過させない構造を含む。
Ｃ 従来の技術
集積回路（IC）中の能動デバイス素子の密度
が高くなるにつれて、同じ基板中の隣接する素子
を電気的に分離することの重要性が高くなる。能
動素子を分離する方法の一つは、隣接する能動素
子と能動素子の間にフイールド分離領域を設ける
こと、およびこれらの分離領域中に、寄生チヤネ
ル阻止素子として作用するドーピングした領域を
設けることである。これらのドーピングした領域
は、弱くドーピングした基板を用いた場合、フイ
ールド分離の下での反転により、好ましくない導
通の生じるのを防止する。続いて製作される能動
領域に自己整合される、このようにドーピングし
たフイールド分離領域を設ける方法の一つは、
1979年３月13日、V.L.ライドアウト（Rideout）
に与えられ、本出願と同じ譲受人に譲渡された米
国特許第4144101号明細書に開示されている。
が高くなるにつれて、同じ基板中の隣接する素子
を電気的に分離することの重要性が高くなる。能
動素子を分離する方法の一つは、隣接する能動素
子と能動素子の間にフイールド分離領域を設ける
こと、およびこれらの分離領域中に、寄生チヤネ
ル阻止素子として作用するドーピングした領域を
設けることである。これらのドーピングした領域
は、弱くドーピングした基板を用いた場合、フイ
ールド分離の下での反転により、好ましくない導
通の生じるのを防止する。続いて製作される能動
領域に自己整合される、このようにドーピングし
たフイールド分離領域を設ける方法の一つは、
1979年３月13日、V.L.ライドアウト（Rideout）
に与えられ、本出願と同じ譲受人に譲渡された米
国特許第4144101号明細書に開示されている。
CMOS回路では、同一のIC基板にＮチヤネル
とＰチヤネルのデバイスを用いる。かかる構造を
作成する従来の方法には、単独のMOSデバイス
を作成する基板の予め選択した部分に単一ウエル
または二重ウエルを生成することが含まれる。
1981年１月13日にヘンダーソン（Henderson）、
Sr.らに与えられた米国特許第4244752号明細書に
は、Ｐ型基板中にＰチヤネルおよびＮチヤネルの
デバイスを有するCMOS・ICの製法が開示され
ている。二酸化シリコンおよび窒化シリコンの二
重透電層が、その後に製作される構造上の能動デ
バイス領域の位置を定義するフイールド分離領域
の位置を画定するため、基板表面上の第１のマス
クとして用いられる。能動領域の位置が画定され
ると、Ｐチヤネル・デバイスのためのＮ型ウエル
領域を、イオン注入により作成するために、第２
のマスクが用いられる。二酸化シリコン・窒化シ
リコン構造をイオン注入用マスクとして用いるこ
とにより、フイールド分離領域はＰ型不純物によ
りドープされ、次に、フイールド分離の目的のた
め、これらの領域に二酸化シリコン層を成長させ
る。
とＰチヤネルのデバイスを用いる。かかる構造を
作成する従来の方法には、単独のMOSデバイス
を作成する基板の予め選択した部分に単一ウエル
または二重ウエルを生成することが含まれる。
1981年１月13日にヘンダーソン（Henderson）、
Sr.らに与えられた米国特許第4244752号明細書に
は、Ｐ型基板中にＰチヤネルおよびＮチヤネルの
デバイスを有するCMOS・ICの製法が開示され
ている。二酸化シリコンおよび窒化シリコンの二
重透電層が、その後に製作される構造上の能動デ
バイス領域の位置を定義するフイールド分離領域
の位置を画定するため、基板表面上の第１のマス
クとして用いられる。能動領域の位置が画定され
ると、Ｐチヤネル・デバイスのためのＮ型ウエル
領域を、イオン注入により作成するために、第２
のマスクが用いられる。二酸化シリコン・窒化シ
リコン構造をイオン注入用マスクとして用いるこ
とにより、フイールド分離領域はＰ型不純物によ
りドープされ、次に、フイールド分離の目的のた
め、これらの領域に二酸化シリコン層を成長させ
る。
1983年５月31日にハルフアクル（Halfacre）
らに与えられた米国特許第4385947号明細書には、
局所酸化を用いた単一ガード・リングを有するＰ
型基板中にCMOSデバイスを製作する方法が開
示されている。この方法には、二酸化シリコンの
薄層を上に有するＰ型シリコン基板上にマスキン
グ層を生成させることが含まれる。このマスキン
グ層には開口部が設けられ、予め選択した位置に
は、Ｎウエル領域を生成させるために、下層に二
酸化シリコン層が設けられる。次にＮ型不純物を
拡散して、Ｎウエル領域を生成させる。次に窒化
シリコン等の酸素抑制材料により、第２のマスキ
ング層を作成し、CMOS能動領域を生成する位
置を定義するためにこれをパターン化する。この
層は次に、能動領域のための位置を除いてすべて
除去される。この構造の上にフオトレジスト材料
の第３のマスキング層を設け、ガード・リング領
域のため予め選択した領域を露出させるためにパ
ターン化する。次にこれらの領域にＰ型不純物を
注入した後、第３のマスキング層を除去する。こ
の基板を酸化雰囲気に露出して、Si3N4に覆われ
た部分以外の基板上にフイールド酸化物を成長さ
せる。
らに与えられた米国特許第4385947号明細書には、
局所酸化を用いた単一ガード・リングを有するＰ
型基板中にCMOSデバイスを製作する方法が開
示されている。この方法には、二酸化シリコンの
薄層を上に有するＰ型シリコン基板上にマスキン
グ層を生成させることが含まれる。このマスキン
グ層には開口部が設けられ、予め選択した位置に
は、Ｎウエル領域を生成させるために、下層に二
酸化シリコン層が設けられる。次にＮ型不純物を
拡散して、Ｎウエル領域を生成させる。次に窒化
シリコン等の酸素抑制材料により、第２のマスキ
ング層を作成し、CMOS能動領域を生成する位
置を定義するためにこれをパターン化する。この
層は次に、能動領域のための位置を除いてすべて
除去される。この構造の上にフオトレジスト材料
の第３のマスキング層を設け、ガード・リング領
域のため予め選択した領域を露出させるためにパ
ターン化する。次にこれらの領域にＰ型不純物を
注入した後、第３のマスキング層を除去する。こ
の基板を酸化雰囲気に露出して、Si3N4に覆われ
た部分以外の基板上にフイールド酸化物を成長さ
せる。
Ｄ 発明が解決しようとする問題点
本発明の目的は、高密度半導体デバイスを作成
するための改良された方法を提供することにあ
る。
するための改良された方法を提供することにあ
る。
本発明の他の目的は、能動領域およびウエル領
域に自己整合されるドープしたフイールド分離領
域を有するCMOS構造を作成する方法を提供す
ることにある。
域に自己整合されるドープしたフイールド分離領
域を有するCMOS構造を作成する方法を提供す
ることにある。
Ｅ 問題点を解決するための手段
これらの目的は、酸素の拡散を防止する材料の
層を半導体の表面上に生成させることからなる本
発明により達成される。この層の上に、フイール
ド分離領域を作成する部分から、この層を部分的
に除去することにより、能動領域およびフイール
ド分離領域の位置を画定するパターンを形成す
る。形成した構造は、あとの工程中に下層の酸化
され易い領域の酸化を防止し、後にフイールド分
離領域の生成およびドーピングに用いるためのパ
ターン情報をこの層の上に生成させるための、酸
素を通さない層を半導体上に設けたものである。
この酸素を透過しない層は、半導体に隣接する二
酸化シリコンと、この二酸化シリコンに隣接する
窒化シリコンの二重誘電層とすることができる。
層を半導体の表面上に生成させることからなる本
発明により達成される。この層の上に、フイール
ド分離領域を作成する部分から、この層を部分的
に除去することにより、能動領域およびフイール
ド分離領域の位置を画定するパターンを形成す
る。形成した構造は、あとの工程中に下層の酸化
され易い領域の酸化を防止し、後にフイールド分
離領域の生成およびドーピングに用いるためのパ
ターン情報をこの層の上に生成させるための、酸
素を通さない層を半導体上に設けたものである。
この酸素を透過しない層は、半導体に隣接する二
酸化シリコンと、この二酸化シリコンに隣接する
窒化シリコンの二重誘電層とすることができる。
本発明の実施例の一つではＰ型構造上に
CMOS構造を作成するのにこの方法が用いられ
る。シリコンのＰ型エピタキシヤル層が、回路を
作成する半導体として用いられる。エピタキシヤ
ル層の上に二酸化シリコン層を、この二酸化シリ
コン層の上に窒化シリコン層を設ける。次に窒化
シリコン層の上に、多結晶シリコン（ポリシリコ
ン）の層を設ける。ポリシリコン層の上には、フ
イールド分離領域のための所要のパターンを設
け、フイールド分離領域が生成される構造の部分
から、ポリシリコンおよび一部の窒化シリコンを
除去するため構造をエツチングする。形成した構
造に含まれる窒化シリコン層は、フイールド分離
領域を作成する部分は比較的薄く、能動デバイス
領域を作成する部分は比較的厚い。次にポリシリ
コンおよび窒化シリコン層の上に、Ｎウエル領域
の位置を画定するため、露出するＮウエル領域の
ため予め選択した部分を残して、フオトレジスト
のマスクをかける。この時、露出したポリシリコ
ンの部分を、Ｎウエル領域生成の前に除去しても
よい。工程中のこの時点におけるポリシリコン部
分の除去は任意である。Ｎ型導電性を決定する不
純物は、構造の残りの部分を保護する注入マスク
として、フオトレジストのマスクを使用すること
により、露出した窒化シリコン（除去されていな
ければポリシリコン部分も）を通じて、エピタキ
シヤル層に注入される。リフト・オフ材料（ポリ
シリコン等）は比較的高温（約1000℃）に耐える
ものを選択し、従来のリフト・オフ技法を用いて
構造の上に析出させ、過剰のリフト・オフ材料を
含むフオトレジストを構造から除去する。次に、
Ｎウエル領域を作成するため、熱処理をしてＮウ
エルの不純物を注入する。ポリシリコンおよびリ
フト・オフ材料に覆われた比較的厚い窒化シリコ
ンの部分をイオン注入マスクとして用いて、比較
的薄い窒化シリコンに覆われたエピタキシヤル層
にＰ型不純物を注入する。これにより、ドープさ
れたフイールド分離領域が生成する。次に従来の
化学エツチング法を用いて、リフト・オフ材料を
除去する。このエツチングの間、窒化シリコンに
下層のエピタキシヤル層内の領域がエツチングさ
れないように保護する。次に、ブランケツト反応
性イオン・エツチング（RIE）を用いて、比較的
厚い窒化シリコンに覆われた能動領域のために画
定された部分を除いて、パツド酸化物を露出する
窒化シリコン層を部分的に除去する。ブランケツ
トRIE工程により、比較的厚い窒化シリコンの部
分も薄くなるが、能動領域として用いられるエピ
タキシヤル層の領域が酸化されないよう保護する
のに十分な窒化シリコンは残る。フイールド分離
領域の酸化（半分埋もれた酸化物領域“SROX”
を生成するため）の後、残りの窒化シリコンを除
去し、従来のCMOS加工法により、定義された
能動デバイス領域中にＮチヤネルおよびＰチヤネ
ルのデバイスを作成する。
CMOS構造を作成するのにこの方法が用いられ
る。シリコンのＰ型エピタキシヤル層が、回路を
作成する半導体として用いられる。エピタキシヤ
ル層の上に二酸化シリコン層を、この二酸化シリ
コン層の上に窒化シリコン層を設ける。次に窒化
シリコン層の上に、多結晶シリコン（ポリシリコ
ン）の層を設ける。ポリシリコン層の上には、フ
イールド分離領域のための所要のパターンを設
け、フイールド分離領域が生成される構造の部分
から、ポリシリコンおよび一部の窒化シリコンを
除去するため構造をエツチングする。形成した構
造に含まれる窒化シリコン層は、フイールド分離
領域を作成する部分は比較的薄く、能動デバイス
領域を作成する部分は比較的厚い。次にポリシリ
コンおよび窒化シリコン層の上に、Ｎウエル領域
の位置を画定するため、露出するＮウエル領域の
ため予め選択した部分を残して、フオトレジスト
のマスクをかける。この時、露出したポリシリコ
ンの部分を、Ｎウエル領域生成の前に除去しても
よい。工程中のこの時点におけるポリシリコン部
分の除去は任意である。Ｎ型導電性を決定する不
純物は、構造の残りの部分を保護する注入マスク
として、フオトレジストのマスクを使用すること
により、露出した窒化シリコン（除去されていな
ければポリシリコン部分も）を通じて、エピタキ
シヤル層に注入される。リフト・オフ材料（ポリ
シリコン等）は比較的高温（約1000℃）に耐える
ものを選択し、従来のリフト・オフ技法を用いて
構造の上に析出させ、過剰のリフト・オフ材料を
含むフオトレジストを構造から除去する。次に、
Ｎウエル領域を作成するため、熱処理をしてＮウ
エルの不純物を注入する。ポリシリコンおよびリ
フト・オフ材料に覆われた比較的厚い窒化シリコ
ンの部分をイオン注入マスクとして用いて、比較
的薄い窒化シリコンに覆われたエピタキシヤル層
にＰ型不純物を注入する。これにより、ドープさ
れたフイールド分離領域が生成する。次に従来の
化学エツチング法を用いて、リフト・オフ材料を
除去する。このエツチングの間、窒化シリコンに
下層のエピタキシヤル層内の領域がエツチングさ
れないように保護する。次に、ブランケツト反応
性イオン・エツチング（RIE）を用いて、比較的
厚い窒化シリコンに覆われた能動領域のために画
定された部分を除いて、パツド酸化物を露出する
窒化シリコン層を部分的に除去する。ブランケツ
トRIE工程により、比較的厚い窒化シリコンの部
分も薄くなるが、能動領域として用いられるエピ
タキシヤル層の領域が酸化されないよう保護する
のに十分な窒化シリコンは残る。フイールド分離
領域の酸化（半分埋もれた酸化物領域“SROX”
を生成するため）の後、残りの窒化シリコンを除
去し、従来のCMOS加工法により、定義された
能動デバイス領域中にＮチヤネルおよびＰチヤネ
ルのデバイスを作成する。
本工程の変形の一つに、窒化シリコン層と、パ
ツド・ポリシリコン層の間にパツドの熱分解によ
る二酸化シリコン層を生成させるものがある。こ
の二酸化シリコン層は、比較的薄い窒化シリコン
の部分を除去する間、エツチング・マスクとして
作用する。この間に、比較的厚い窒化シリコンの
部分の厚みは減少する。このパツド熱分解二酸化
シリコンは、パツド・ポリシリコンと同様パター
ン化されるが、詳細は実施例を用いて説明する。
ツド・ポリシリコン層の間にパツドの熱分解によ
る二酸化シリコン層を生成させるものがある。こ
の二酸化シリコン層は、比較的薄い窒化シリコン
の部分を除去する間、エツチング・マスクとして
作用する。この間に、比較的厚い窒化シリコンの
部分の厚みは減少する。このパツド熱分解二酸化
シリコンは、パツド・ポリシリコンと同様パター
ン化されるが、詳細は実施例を用いて説明する。
Ｆ 実施例
第１図には半導体基板１０が示されている。こ
の基板１０はＰ＋導電型のシリコンおよびエピタ
キシヤル（epi）半導体層１２、好ましくは基板
１０の上に成長させたP-型シリコンで作成する
ことができる。エピタキシヤル層１２上には二酸
化シリコンの薄層１４（パツド酸化物）を成長さ
せ、窒化シリコン層１６を、好ましくは従来の低
圧化学蒸着法（LPCVD）により、酸化シリコン
層１４上に蒸着させる。窒化シリコン層１６上に
は熱分解二酸化シリコン層１８を析出させてもよ
い。前に述べたように、二酸化シリコン層１８は
任意の層であるが、この層の存在は、後の工程で
下層の窒化シリコン層を除去しなければならない
ときに有益である。好ましくはドープしていない
多結晶シリコン（ポリシリコン）層２０を、好ま
しくはLPCVD法により二酸化シリコン層１８の
上に蒸着させる。エピタキシヤル層１２の厚みは
１〜15ミクロン、抵抗率は５〜50Ω―cmの範囲、
酸化シリコン層１４の厚みは約50nm、窒化シリ
コン層１６の厚みは約100nmであればよい。ま
た、熱分解二酸化シリコン層１８の厚みは50nm、
ポリシリコン層２０の厚みは150nmとする。この
時点で、Ｎウエル領域（図示されていない）をイ
オン注入により画定することができる。この領域
にはＮ型不純物を注入する。Ｎウエルの不純物の
注入は、第３図で示すように、別の時点でも行え
るので、この時点での注入工程は任意である。
の基板１０はＰ＋導電型のシリコンおよびエピタ
キシヤル（epi）半導体層１２、好ましくは基板
１０の上に成長させたP-型シリコンで作成する
ことができる。エピタキシヤル層１２上には二酸
化シリコンの薄層１４（パツド酸化物）を成長さ
せ、窒化シリコン層１６を、好ましくは従来の低
圧化学蒸着法（LPCVD）により、酸化シリコン
層１４上に蒸着させる。窒化シリコン層１６上に
は熱分解二酸化シリコン層１８を析出させてもよ
い。前に述べたように、二酸化シリコン層１８は
任意の層であるが、この層の存在は、後の工程で
下層の窒化シリコン層を除去しなければならない
ときに有益である。好ましくはドープしていない
多結晶シリコン（ポリシリコン）層２０を、好ま
しくはLPCVD法により二酸化シリコン層１８の
上に蒸着させる。エピタキシヤル層１２の厚みは
１〜15ミクロン、抵抗率は５〜50Ω―cmの範囲、
酸化シリコン層１４の厚みは約50nm、窒化シリ
コン層１６の厚みは約100nmであればよい。ま
た、熱分解二酸化シリコン層１８の厚みは50nm、
ポリシリコン層２０の厚みは150nmとする。この
時点で、Ｎウエル領域（図示されていない）をイ
オン注入により画定することができる。この領域
にはＮ型不純物を注入する。Ｎウエルの不純物の
注入は、第３図で示すように、別の時点でも行え
るので、この時点での注入工程は任意である。
従来のフオトレジスト・マスク（図示されてい
ない）を用いて、構造のフイールド分離領域の位
置を画定するため、ポリシリコン層２０、熱分解
酸化物層１８、および窒化シリコン層１６の一部
に開口部２１を作成する。ポリシリコンおよび熱
分解酸化物の除去、および窒化シリコン層の部分
的除去は、従来の反応性イオン・エツチング法に
より行うことができる。たとえば、四フツ化炭素
（CF4）と二酸化炭素（CO2）の混合物、CF4とO2
の混合物、または他の同等の反応性気体混合物が
ポリシリコンのエツチングに用いられる。熱分解
酸化物の除去にはCF4とH2の反応性気体混合物ま
たは同等の気体が、窒化シリコンの除去にはCF4
とO2の反応性気体混合物または同等の気体が用
いられる。次に、たとえば酸素プラズマ法を用い
て、フオトレジスト・マスクを除去し、残つた構
造の表面は、既知の洗滌法により洗滌する。形成
された構造は第２図に示すとおりである。この構
造では、窒化物層は比較的薄い部分１６ａと、比
較的厚い部分１６ｂがある。比較的薄い部分１６
ａの厚みは、比較的厚い部分１６ｂの厚みの20な
いし50％であればよい。第３図に示すフオトレジ
スト・マスク２２を、Ｎウエル領域の位置を画定
する開口部を有する構造の上に作成する。前の工
程で、Ｎウエル領域にＮ型不純物をドープしなか
つた場合は、この時点でリン・イオン（Ｐ＋）等
のＮ型イオンをフオトレジスト・マスク２２の開
口部に注入する。ポリシリコンの新しい層２４
を、第４図に示すように、好ましくは指向的に蒸
着させる。この層の厚みは約380nmであればよ
い。フオトレジスト・マスク２２上に蒸着した層
２４の部分は、従来の除去法を用いて、フオトレ
ジスト・マスク２とともに除去する。Ｎウエル領
域にドープしたＮ型不純物は、第５図に示すよう
な予め選択されたドーピング断面２６にＮウエル
領域が達するように、不活性雰囲気、たとえば
N2中で1100℃で約11時間熱処理するような、従
来法によつて、エピタキシヤル層１２内部に注入
される。次にポリシリコン層２４は、たとえば硝
酸（HNO3）７部、水（H2O）４部、緩衝フツ化
水素酸（HF）１部を含む溶液を用いた湿式化学
エツチングにより除去する。次に、たとえばCF4
とO2の反応性混合気体を用いたブランケツト反
応性イオン・エツチング法により、窒化シリコン
の比較的薄い部分１６ａをすべて除去して第６図
に示す構造を得る。この構造は、比較的厚い窒化
シリコンの部分１６ｂが、露出した比較的薄い窒
化シリコンの部分を除去する反応性イオン・エツ
チングの間、二酸化シリコン部分１８により保護
されているため、画定された能動領域上に残つた
構造である。
ない）を用いて、構造のフイールド分離領域の位
置を画定するため、ポリシリコン層２０、熱分解
酸化物層１８、および窒化シリコン層１６の一部
に開口部２１を作成する。ポリシリコンおよび熱
分解酸化物の除去、および窒化シリコン層の部分
的除去は、従来の反応性イオン・エツチング法に
より行うことができる。たとえば、四フツ化炭素
（CF4）と二酸化炭素（CO2）の混合物、CF4とO2
の混合物、または他の同等の反応性気体混合物が
ポリシリコンのエツチングに用いられる。熱分解
酸化物の除去にはCF4とH2の反応性気体混合物ま
たは同等の気体が、窒化シリコンの除去にはCF4
とO2の反応性気体混合物または同等の気体が用
いられる。次に、たとえば酸素プラズマ法を用い
て、フオトレジスト・マスクを除去し、残つた構
造の表面は、既知の洗滌法により洗滌する。形成
された構造は第２図に示すとおりである。この構
造では、窒化物層は比較的薄い部分１６ａと、比
較的厚い部分１６ｂがある。比較的薄い部分１６
ａの厚みは、比較的厚い部分１６ｂの厚みの20な
いし50％であればよい。第３図に示すフオトレジ
スト・マスク２２を、Ｎウエル領域の位置を画定
する開口部を有する構造の上に作成する。前の工
程で、Ｎウエル領域にＮ型不純物をドープしなか
つた場合は、この時点でリン・イオン（Ｐ＋）等
のＮ型イオンをフオトレジスト・マスク２２の開
口部に注入する。ポリシリコンの新しい層２４
を、第４図に示すように、好ましくは指向的に蒸
着させる。この層の厚みは約380nmであればよ
い。フオトレジスト・マスク２２上に蒸着した層
２４の部分は、従来の除去法を用いて、フオトレ
ジスト・マスク２とともに除去する。Ｎウエル領
域にドープしたＮ型不純物は、第５図に示すよう
な予め選択されたドーピング断面２６にＮウエル
領域が達するように、不活性雰囲気、たとえば
N2中で1100℃で約11時間熱処理するような、従
来法によつて、エピタキシヤル層１２内部に注入
される。次にポリシリコン層２４は、たとえば硝
酸（HNO3）７部、水（H2O）４部、緩衝フツ化
水素酸（HF）１部を含む溶液を用いた湿式化学
エツチングにより除去する。次に、たとえばCF4
とO2の反応性混合気体を用いたブランケツト反
応性イオン・エツチング法により、窒化シリコン
の比較的薄い部分１６ａをすべて除去して第６図
に示す構造を得る。この構造は、比較的厚い窒化
シリコンの部分１６ｂが、露出した比較的薄い窒
化シリコンの部分を除去する反応性イオン・エツ
チングの間、二酸化シリコン部分１８により保護
されているため、画定された能動領域上に残つた
構造である。
上記の実施例では、酸素を透過させない層とし
て窒化シリコンを用いたが、他の酸素を透過させ
ない材料、たとえば、好ましくは屈折率が1.7な
いし2.0の範囲の酸窒化シリコン（SixOyNz）等
をこの工程に用いることもできる。このように本
発明は、これらの特定の工程、順序、または図に
示した最終構造に限定されるものではない。反対
に、特許請求の範囲に画定する本発明の概念およ
び範囲に含まれるすべての代用、変形および同等
のものを包含することを意図するものである。
て窒化シリコンを用いたが、他の酸素を透過させ
ない材料、たとえば、好ましくは屈折率が1.7な
いし2.0の範囲の酸窒化シリコン（SixOyNz）等
をこの工程に用いることもできる。このように本
発明は、これらの特定の工程、順序、または図に
示した最終構造に限定されるものではない。反対
に、特許請求の範囲に画定する本発明の概念およ
び範囲に含まれるすべての代用、変形および同等
のものを包含することを意図するものである。
Ｇ 発明の効果
以上のように、この発明によれば、酸素を透過
させない物質からなる層を半導体基板上に形成し
その層を部分的に除去することにより能動領域、
及びフイールド分離領域を画定するようにしたの
で、酸素の透過輪郭が明確化され、以て自己整合
の高集積密度のデバイス構造が得られる、という
効果がある。
させない物質からなる層を半導体基板上に形成し
その層を部分的に除去することにより能動領域、
及びフイールド分離領域を画定するようにしたの
で、酸素の透過輪郭が明確化され、以て自己整合
の高集積密度のデバイス構造が得られる、という
効果がある。
第１図は、本発明に基づき種々の層が付着され
てなる基板構造の図、第２図は、第１図の構造に
開口を形成してなる構造の図、第３図は、第２図
の構造上に選択的にフオトレジストを形成しイオ
ン打ち込みを行う図、第４図は、第３図で形成さ
れた構造に多結晶シリコンを付着した図、第５図
は、第４図の構造にリフトオフを施しイオン打ち
込みを行う図、第６図は、多結晶シリコンが除去
された後の構造を示す図である。 １０…半導体基板、１６…マスキング層。
てなる基板構造の図、第２図は、第１図の構造に
開口を形成してなる構造の図、第３図は、第２図
の構造上に選択的にフオトレジストを形成しイオ
ン打ち込みを行う図、第４図は、第３図で形成さ
れた構造に多結晶シリコンを付着した図、第５図
は、第４図の構造にリフトオフを施しイオン打ち
込みを行う図、第６図は、多結晶シリコンが除去
された後の構造を示す図である。 １０…半導体基板、１６…マスキング層。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板を作成し、 (b) 上記の半導体基板上に、拡散する酸素を透過
させない物質からなるマスキング層を設け、 (c) フイールド分離領域として画定した部分から
上記の層の部分を部分的に除去することによ
り、上記のマスキング層上に能動、およびフイ
ールド分離領域を画定し、これにより、上記の
層中の、上記の能動領域の位置の上に比較的厚
い部分を、上記のフイールド分離領域の位置の
上に比較的薄い部分をそれぞれ設けることを特
徴とする半導体構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/650,389 US4600445A (en) | 1984-09-14 | 1984-09-14 | Process for making self aligned field isolation regions in a semiconductor substrate |
| US650389 | 1996-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6173346A JPS6173346A (ja) | 1986-04-15 |
| JPH0312785B2 true JPH0312785B2 (ja) | 1991-02-21 |
Family
ID=24608696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174445A Granted JPS6173346A (ja) | 1984-09-14 | 1985-08-09 | 半導体構造の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4600445A (ja) |
| EP (1) | EP0178418B1 (ja) |
| JP (1) | JPS6173346A (ja) |
| DE (1) | DE3580335D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
| US4707455A (en) * | 1986-11-26 | 1987-11-17 | General Electric Company | Method of fabricating a twin tub CMOS device |
| US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH03129818A (ja) * | 1989-10-16 | 1991-06-03 | Nec Corp | 半導体装置の製造方法 |
| JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09246400A (ja) * | 1996-03-02 | 1997-09-19 | Yamaha Corp | 半導体装置の製法 |
| KR102108175B1 (ko) * | 2013-12-27 | 2020-05-08 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US9147683B2 (en) | 2014-02-18 | 2015-09-29 | International Business Machines Corporation | CMOS transistors including gate spacers of the same thickness |
| KR102222818B1 (ko) * | 2014-10-06 | 2021-03-04 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| US4135955A (en) * | 1977-09-21 | 1979-01-23 | Harris Corporation | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation |
| US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
| US4244752A (en) * | 1979-03-06 | 1981-01-13 | Burroughs Corporation | Single mask method of fabricating complementary integrated circuits |
| US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
| US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| US4419142A (en) * | 1980-10-24 | 1983-12-06 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming dielectric isolation of device regions |
| US4385947A (en) * | 1981-07-29 | 1983-05-31 | Harris Corporation | Method for fabricating CMOS in P substrate with single guard ring using local oxidation |
| DE3133468A1 (de) * | 1981-08-25 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
| US4411058A (en) * | 1981-08-31 | 1983-10-25 | Hughes Aircraft Company | Process for fabricating CMOS devices with self-aligned channel stops |
| IT1210872B (it) * | 1982-04-08 | 1989-09-29 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate. |
| US4391849A (en) * | 1982-04-12 | 1983-07-05 | Memorex Corporation | Metal oxide patterns with planar surface |
| US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
| US4480375A (en) * | 1982-12-09 | 1984-11-06 | International Business Machines Corporation | Simple process for making complementary transistors |
| US4470191A (en) * | 1982-12-09 | 1984-09-11 | International Business Machines Corporation | Process for making complementary transistors by sequential implantations using oxidation barrier masking layer |
| FR2539556B1 (fr) * | 1983-01-13 | 1986-03-28 | Commissariat Energie Atomique | Procede de fabrication de conducteurs pour circuits integres, en technologie planar |
| US4473435A (en) * | 1983-03-23 | 1984-09-25 | Drytek | Plasma etchant mixture |
| US4481705A (en) * | 1983-06-14 | 1984-11-13 | Advanced Micro Devices, Inc. | Process for doping field isolation regions in CMOS integrated circuits |
| US4509991A (en) * | 1983-10-06 | 1985-04-09 | International Business Machines Corporation | Single mask process for fabricating CMOS structure |
| US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
-
1984
- 1984-09-14 US US06/650,389 patent/US4600445A/en not_active Expired - Lifetime
-
1985
- 1985-08-09 JP JP60174445A patent/JPS6173346A/ja active Granted
- 1985-08-20 EP EP85110384A patent/EP0178418B1/en not_active Expired
- 1985-08-20 DE DE8585110384T patent/DE3580335D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3580335D1 (de) | 1990-12-06 |
| EP0178418A3 (en) | 1988-01-20 |
| JPS6173346A (ja) | 1986-04-15 |
| EP0178418B1 (en) | 1990-10-31 |
| EP0178418A2 (en) | 1986-04-23 |
| US4600445A (en) | 1986-07-15 |
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